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Verfahren zur Herstellung von Bipolar-Transistoren - Dokument DE102004017166B4
 
PatentDe  


Dokumentenidentifikation DE102004017166B4 11.10.2007
Titel Verfahren zur Herstellung von Bipolar-Transistoren
Anmelder ATMEL Germany GmbH, 74072 Heilbronn, DE
Erfinder Bromberger, Christoph, 74074 Heilbronn, DE
Vertreter Dreiss, Fuhlendorf, Steimle & Becker, 70188 Stuttgart
DE-Anmeldedatum 01.04.2004
DE-Aktenzeichen 102004017166
Offenlegungstag 20.10.2005
Veröffentlichungstag der Patenterteilung 11.10.2007
Veröffentlichungstag im Patentblatt 11.10.2007
IPC-Hauptklasse H01L 21/331(2006.01)A, F, I, 20051017, B, H, DE

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur Herstellung eines Bipolartransistors, der aktive Bereiche eines ersten Leitfähigkeitstyps, aktive Bereiche eines zweiten Leitfähigkeitstyps und niederresistive Bereiche aus Halbleiter/Metall-Mischkristallen aufweist, die einen inneren Teilbereich der aktiven Bereiche des zweiten Leitfähigkeitstyps elektrisch leitfähig anschließen.

Eine Basis eines in Planartechnologie hergestellten Bipolartransistors lässt sich gedanklich in eine innere Basis und eine äußere Basis gliedern. Die innere Basis bildet mit angrenzenden Emitter- und Kollektorschichten ebene und parallele pn-Übergänge aus, während die äußere Basis der elektrischen Verbindung der inneren Basis mit äußeren Kontakten dient. Für viele Anwendungen von Bipolartransistoren, so beispielsweise für die Hochfrequenz-Leistungsverstärkung, ist der Basiswiderstand ein wichtiger Parameter, der die elektrischen Eigenschaften der Transistoren begrenzt. Häufig wird der Basiswiderstand vom Widerstand der äußeren Basis dominiert.

Um den Widerstand der äußeren Basis von auf Siliziumtechnologie basierenden Bipolartransistoren zu reduzieren, wird häufig die äußere Basis silizidiert. Hierbei wird auf die äußere Basis eine Schicht aus einem mit Silizium reaktionsfähigen Metall aufgebracht und dieses mit dem Siliziummaterial der äußeren Basis zur Reaktion gebracht. Durch ein Tempern oberhalb einer Umwandlungstemperatur werden die entstehenden Silizide in eine Modifikation mit einem geringen spezifischen Widerstand überführt.

Für viele Anwendungen, namentlich im Hochfrequenzbereich, ist es wünschenswert, neben Silizium ein weiteres Halbleitermaterial, beispielsweise Germanium oder Kohlenstoff, in die innere Basis eines Bipolartransistors einzubringen. Bei der epitaktischen Abscheidung des Halbleitermaterials für die innere Basis wird auch in Teile der äußeren Basis, neben Silizium, das weitere Halbleitermaterial eingebracht. Germanium und Kohlenstoff verhalten sich chemisch ähnlich wie Silizium, so dass ein mit Silizium reaktionsfähiges Metall unter denselben Reaktionsbedingungen auch mit Germanium oder Kohlenstoff reagiert.

Namentlich Verbindungen zwischen dem Metall und Germanium weisen jedoch eine geringe thermische Stabilität auf und dissoziieren bei der Umwandlungstemperatur der Silizide. Die bei der Dissoziierung gebildeten Germanium- und Metall-Ausscheidungen wirken widerstandserhöhend.

Bei Vorhandensein eines weiteren Halbleitermaterials in der inneren Basis ist es hiernach wünschenswert, die Silizidierungsreaktion so zu führen, dass die Silizidierungsfront nicht bis in die Tiefe der inneren Basis vordringt. Umgekehrt ist zur Verringerung des Basiswiderstandes eine hohe Siliziddicke wünschenswert.

Zur Vermeidung des oben genannten Dilemmas, nach dem bei der Silizidierung eines Basisanschlusses widerstandserhöhende Zerfallsprodukte entstehen, sind bisher ein erstes und ein zweites Verfahren per se bekannt, die zunächst kurz beschrieben und weiter unten mit Bezug auf die 1 und 2 detaillierter erläutert werden.

Das erste Verfahren, um bei Bipolartransistoren mit Silizium und Germanium in der inneren Basis auf der äußeren Basis eine hohe Siliziddicke zu erzielen, während gleichzeitig die Silizidierungsfront oberhalb der Germanium enthaltenden Schicht zum Stehen gebracht wird, ist aus der Druckschrift DE 43 01 333 A1 nachfolgend als D1 bezeichnet, bekannt. Bei dem Verfahren aus D1 wird, aufbauend auf einem Kollektorbereich aus n-dotiertem Silizium, eine p-dotierte Schicht aus einem Silizium-Germanium-Mischmaterial und eine n-dotierte dicke Siliziumschicht aufgewachsen.

Anschließend wird eine dielektrische Opferstruktur auf der dicken Siliziumschicht aufgebracht. Danach werden Teile der dicken Siliziumschicht durch Implantation zur p-dotierten äußeren Basis umdotiert, wobei die Opferstruktur als Hartmaske dient. Weiter wird Titan abgeschieden und mit dem Material der dicken Siliziumschicht zur Reaktion gebracht. Wo die Opferstruktur bei der Titanabscheidung die dicke Siliziumschicht abdeckt, findet keine Silizidbildung statt. Nach Entfernen des verbleibenden Titans wird eine weitere dielektrische Schicht aufgebracht und, mit der Opferstruktur als Polierstopp, durch CMP (CMP = chemical mechanical polishing) freigelegt. Die nach Entfernen der Opferstruktur verbleibende Hohlform definiert ein zu äußerer Basis und Silizid selbstjustiertes Emitterfenster, in dem n-dotiertes Siliziummaterial der dicken Siliziumschicht freiliegt, das den Emitterbereich des Transistors darstellt.

Die dicke Siliziumschicht dient dazu, Siliziummaterial für eine dicke Silizidschicht zur Verfügung zu stellen, ohne dass die Silizidierungsfront bis in die Tiefe der Schicht aus Silizium-Germanium-Mischmaterial vordringt. Durch die Dicke der Siliziumschicht wird jedoch auch eine großflächige Diode zwischen äußerer Basis und Emitterbereich des Transistors gebildet, so dass das entstehende Bauelement neben einem Flächentransistor aus Emitterbereich, innerer Basis und Kollektorbereich auch einen großflächigen Randtransistor aus Emitterbereich, äußerer Basis und Kollektorbereich enthält. Während der Flächentransistor die Vorzüge nutzen kann, die sich aus dem Zulegieren von Germanium zum Siliziummaterial der inneren Basis ergeben, gilt dies für den Randtransistor nicht, so dass der großflächige Randtransistor die elektrischen Eigenschaften des entstehenden Bauelements nachteilig beeinflusst.

Das zweite Verfahren, um bei Bipolartransistoren mit Silizium und Germanium in der inneren Basis auf der äußeren Basis eine hohe Siliziddicke zu erzielen, während gleichzeitig die Silizidierungsfront oberhalb der Germanium enthaltenden Schicht zum Stehen gebracht wird, ist aus der Druckschrift „IEEE IEDM 2003, Technical Digest, Artikel 5.3.1", nachfolgend als D2 bezeichnet, bekannt.

Bei dem Verfahren aus D2 wird das zur Erzielung einer hohen Siliziddicke notwendige Siliziummaterial auf elegante Weise nach Fertigstellung des Emitteranschlusses ausschließlich oberhalb der äußeren Basis durch selektive Epitaxie abgeschieden und anschließend silizidiert. Das Verfahren aus D2 erlaubt gegenüber dem Verfahren aus D1, die Fläche des Randtransistors deutlich zu reduzieren. Nachteilig an dem Verfahren aus D2 stellt sich jedoch die Notwendigkeit selektiver Epitaxie dar, eines komplexen und teuren Epitaxieverfahrens. Weitere Nachteile werden weiter unten in Verbindung mit der Erläuterung zu 2 beschrieben.

Für allgemeinen Stand der Technik bezüglich der Herstellung von Bipolartransistoren wird ferner auf die DE 196 09 933 A1, die DE 44 17 916 A1, die DE 199 09 993 A1, die DE 101 04 776 A1 und die EP 436 753 B1 verwiesen.

Vor diesem Hintergrund besteht die Aufgabe der vorliegenden Erfindung in der Angabe eines Herstellungsverfahrens für einen Bipolartransistor, durch das auf der äußeren Basis eine Schicht niederresistiven Materials von hoher Schichtdicke erzeugt wird, welche Schicht niederresistiven Materials oberhalb der Tiefe der inneren Basis endet, ohne dass eine großflächige pn-Diode zwischen äußerer Basis und Emitterbereich gebildet wird und das die Notwendigkeit einer selektiven Epitaxie vermeidet.

Diese Aufgabe wird durch ein Verfahren der eingangs genannten Art mit den Merkmalen des Patentanspruches 1 gelöst.

Hiernach besteht das Wesen der Erfindung in einem Verfahren der eingangs genannten Art, das folgende Schritte umfasst:

  • – Erzeugen einer Halbleiterstruktur, die insbesondere die aktiven Bereiche eines zweiten Leitfähigkeitstyps als Basisbereich enthält;
  • – Erzeugen einer zu benachbarten Bereichen selektiv entfernbaren dreidimensionalen Opferstruktur auf der Halbleiterstruktur;
  • – Abscheiden einer ersten Halbleiterschicht;
  • – Abscheiden einer zweiten Schicht aus dielektrischem Material;
  • – partielles Freilegen der ersten Halbleiterschicht durch partielles Abtragen der zweiten Schicht, wobei Teile der ersten Halbleiterschicht von Resten der zweiten Schicht bedeckt bleiben;
  • – Abscheiden einer ersten Reaktionsschicht aus einem Material, das unter geeigneten Reaktionsbedingungen mit dem Material der ersten Halbleiterschicht selektiv zu benachbarten Bereichen entfernbare Reaktionsprodukte bildet;
  • – Erzeugen geeigneter Reaktionsbedingungen für die Reaktion des Materials der ersten Reaktionsschicht mit dem Material der ersten Halbleiterschicht zu ersten Reaktionsprodukten;
  • – Entfernen der ersten Reaktionsprodukte, des verbleibenden, nicht mit Material der ersten Halbleiterschicht zur Reaktion gekommenen Materials der ersten Reaktionsschicht sowie der zweiten Schicht;
  • – Abscheiden einer zweiten Reaktionsschicht aus einem Material, das unter geeigneten Reaktionsbedingungen mit dem Material der ersten Halbleiterschicht eine niederresistive Verbindung bildet;
  • – Erzeugen geeigneter Reaktionsbedingungen für die Reaktion des Materials der zweiten Reaktionsschicht mit dem Material der ersten Halbleiterschicht zu der niederresistiven Verbindung;
  • – Entfernen des verbleibenden, nicht mit Material der ersten Halbleiterschicht zur Reaktion gekommenen Materials der zweiten Reaktionsschicht;
  • – Abscheiden einer weiteren dielektrischen Schicht;
  • – Freilegen der Opferstruktur durch partielles Abtragen der weiteren dielektrischen Schicht;
  • – selektives Entfernen der Opferstruktur; und
  • – Einbringen von dielektrischen Inside-Spacern in eine durch Entfernen der Opferstruktur entstandene Hohlform.

Durch diese Merkmale wird die Aufgabe der Erfindung vollkommen gelöst. Dabei kann die Halbleiterstruktur ohne zusätzliche Maskenschritte (d.h. nicht-selektiv) mit der ersten Halbleiterschicht und mit der Reaktionsschicht bedeckt werden, was die Herstellung vereinfacht. Die gewissermaßen als Maske dienende dreidimensionale Opferstruktur stellt dabei keine zusätzliche Maske dar, da sie in Verbindung mit späteren Verfahrensschritten mehrfach genutzt werden kann. So definiert sie später die Ausmaße einer Hohlform für eine lithografieunabhängige, selbstjustierte Erzeugung einer Emitterschicht. Durch die Verwendung der dreidimensionalen Struktur zur Abdeckung der inneren Basis beim Erzeugen der später zu silizidierenden Halbleiterschicht ergeben sich sehr nahe an die innere Basis heranreichende Silizidbahnen, was für einen niederohmigen Anschluss der inneren Basis vorteilhaft ist. Durch das partielle Freilegen der ersten Halbleiterschicht, das Entfernen der Reaktionsprodukte in freigelegten Bereichen und das Auffüllen der Halbleiterstruktur oberhalb der silizidierten Schicht wird eine perfekte Isolation des Basisanschlusses in vertikaler Richtung erreicht. Insgesamt ergibt sich ein Basisanschluss mit stark verringertem Randtransistor und erwünscht niedrigen Widerstands- und Kapazitätswerten.

Bei der Weiterprozessierung der mittels des Verfahrens hergestellten Struktur zu einem Bipolartransistor werden die Bereiche aus der niederresistiven Verbindung Teil der die Basis des Bipolartransistors elektrisch kontaktierenden Strukturen. Die sich zwischen den Inside-Spacern erstreckende Öffnung wird die Lage des Emitterfensters selbstjustiert zu den Bereichen aus der niederresistiven Verbindung definieren. Die zweite dielektrische Schicht und die Inside-Spacer werden die Bereiche der niederresistiven Verbindung elektrisch gegen die den Emitterbereich elektrisch kontaktierenden Strukturen isolieren.

Vorteilhaft gegenüber dem Verfahren aus D1 ist insbesondere die kleinflächige Diode zwischen äußerer Basis und Emitterbereich.

Vorteilhaft gegenüber dem Verfahren aus D2 ist insbesondere die Vermeidung der selektiven Epitaxie, wodurch das Verfahren in der Fertigung stabiler und kostengünstiger wird.

Im Rahmen einer Ausgestaltung der Erfindung wird bevorzugt Silizium und/oder Silizium mit Germanium als Halbleitermaterial verwendet, so dass die bekannte und beherrschte Silizium-Technologie zur Herstellung erfindungsgemäßer Basisanschlüsse verwendet werden kann. Dabei wirken sich die oben genannten Vorteile bei der Herstellung von Heterobipolartransistoren besonders aus, da das zweite Halbleitermaterial der Heterostruktur bei dem erfindungsgemäßen Verfahren praktisch keine Gelegenheit erhält, störende Mischkristalle mit der Reaktionsschicht zu bilden.

Es ist daher besonders bevorzugt, dass die innere Basis aus SiGe besteht und weitere Bereiche aus (ggf. dotiertem) Silizium bestehen.

Eine weitere Ausgestaltung sieht vor, dass der Schritt des Erzeugens einer Halbleiterstruktur Schritte zur Erzeugung dielektrischer Bereiche aufweist, die das Halbleitermaterial eines ersten Leitfähigkeitstyps begrenzen, wobei die dielektrischen Bereiche als Oxidfüllungen flacher Gräben realisiert werden (STI shallow trench isolation).

Durch die STI-Technik lassen sich im Vergleich zu anderen Techniken der dielektrischen Isolation, wie der lokalen Oberflächen-Oxidation von Silizium (LOCOS = local oxidation on silicon), größere Packungsdichten erzielen.

Eine weitere Ausgestaltung sieht vor, dass die zu benachbarten Bereichen selektiv entfernbare dreidimensionale Opferstruktur als Nitridblock erzeugt wird.

Diese Ausgestaltung hat den Vorteil, dass der Nitridblock bei einem planarisierenden Öffnen der darüber abgeschiedenen Halbleiterschicht als Polierstopp dienen kann, was eine genaue Einstellung der Strukturhöhe mit einem geringen Aufwand erlaubt. Nitrid besitzt darüber hinaus den Vorteil, dass es sich durch einen selektiv auf Nitrid wirkenden Ätzschritt entfernen lasst, so dass aus dem Nitridblock eine Hohlform zur selbstjustierten Erzeugung weiterer Transistorbereiche, zum Beispiel eines Emitterbereiches, erzeugt werden kann.

Bevorzugt ist auch, dass beim Schritt des Abscheidens der ersten Halbleiterschicht Polysilizium nicht-selektiv über der Halbleiterstruktur abgeschieden wird.

Die nicht-selektive Abscheidung von Polysilizium vereinfacht den Herstellungsprozess gegenüber einer selektiv mit Hilfe weiterer Masken erfolgenden Abscheidung ganz wesentlich.

Eine weitere Ausgestaltung sieht vor, dass die erste Reaktionsschicht und/oder die zweite Reaktionsschicht Titan enthalten.

Titan bildet mit Silizium die erwünschten niedrig-resistiven Silizide.

Ferner ist bevorzugt, dass die zweite Schicht aus dielektrischem Material, die die erste Halbleiterschicht bedeckt, aus Oxid und/oder Nitrid besteht.

Dazu kann die Oberfläche der Schicht aus Halbleitermaterial thermisch oxidiert werden, so dass bei Silizium als Beispiel eines Halbleitermaterials eine Schicht aus Siliziumdioxid aufwächst. Weiter alternativ oder ergänzend kann die Schicht auch aus Si3N4 bestehen und eventuell auch unstöchiometrische Beimengungen von Sauerstoff enthalten („SiON"). Wesentlich ist, dass das Material der dielektrischen Schicht entweder nicht mit der später aufzubringenden Reaktionsschicht reagiert oder aber bei Reaktionen mit der Reaktionsschicht zweite Reaktionsprodukte bildet, die durch den selektiv auf die ersten Reaktionsprodukte wirkenden Materialabtrag nicht abgetragen werden.

Eine weitere bevorzugte Ausgestaltung zeichnet sich durch die Abscheidung einer TEOS-Schicht als zweite Schicht aus dielektrischem Material aus.

Aus Tetraethylorthosilikat (TEOS) entsteht bei mittleren Temperaturen (bis ca. 700° C) durch Zersetzung Siliziumdioxid. Bei dem Abscheiden eines TEOS-Oxides entstehen hochwertige Oxidfilme, die sich zum Beispiel durch eine hohe Durchbruchfeldstärke und eine konforme Kantenbedeckung auszeichnen. Die konforme Kantenbedeckung ist wegen der Stufenhöhe der dreidimensionalen Struktur von besonderem Vorteil.

Bevorzugt ist auch, dass die erste Halbleiterschicht durch einen Planarisierungsschritt geöffnet wird.

Ein Planarisierungsschritt ist im Vergleich zu Lithografie- und Ätzschritten sehr verfahrensökonomisch. Von besonderem Vorteil ist, dass die dreidimensionale Struktur bei einer Planarisierung als Polierstopp verwendet werden kann.

Ferner ist bevorzugt, dass die äußere Basis nach der Bildung der niedrigresistiven Bereiche mit einer dielektrischen Schicht bedeckt wird und dass die resultierende Oberfläche der Halbleiterstruktur durch einen weiteren Planarisierungsschritt geglättet wird.

Durch diese Ausgestaltung wird der mit den vorhergehenden Schritten gebildete niederresistive Basisanschluss gewissermaßen unter einem Dielektrikum vergraben, so dass sich eine perfekte vertikale Isolierung zur Emitterkontaktierung an der Oberfläche der Halbleiterstruktur ergibt. Durch die Planarisierung wird die dielektrische Schicht wieder auf den dreidimensionalen Strukturen geöffnet, so dass diese weiter bearbeitet werden können.

Eine bevorzugte Verwendung des Verfahrens und/oder der genannten Ausgestaltungen zeichnet sich dadurch aus, dass die durch das Entfernen der Opferstruktur und das Einbringen von Insidespacern entstandene Hohlform durch Halbleitermaterial des ersten Leitfähigkeitstyps ersetzt wird.

Auf diese Weise lässt sich zum Beispiel eine Emitterschicht selbstjustiert über der nach Entfernung der dreidimensionalen Opferstruktur frei liegenden inneren Basis erzeugen.

Weitere Vorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.

Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.

Zeichnungen

In den Zeichnungen sind Ergebnisse der eingangs genannten bekannten Verfahren und Ausführungsbeispiele der Erfindung dargestellt. Für ein besseres Verständnis der Erfindung wird vor einer Beschreibung von Ausführungsbeispielen der Erfindung in den 3 bis 9 noch einmal, mit Bezug auf die 1 und 2, auf den Stand der Technik eingegangen. In den Figuren zeigen, jeweils in schematischer Form:

1 einen Querschnitt durch eine Halbleiterstruktur in einem Zwischenstadium des bekannten ersten Verfahrens;

2 einen Querschnitt durch eine Halbleiterstruktur in einem Zwischenstadium des bekannten zweiten Verfahrens;

3 einen Querschnitt aus einer Halbleiterstruktur in einem ersten Herstellungsstadium eines Ausführungsbeispiels eines erfindungsgemäßen Verfahrens, mit einer ersten Schicht nach einer nicht-selektiven Abscheidung von Eduktmaterial für Basisanschlüsse und mit einer dielektrischen Schicht;

4 die Halbleiterstruktur aus der 3 nach einem öffnenden Planarisierungsschritt;

5 die Halbleiterstruktur aus der 4 nach dem Erzeugen einer ersten Reaktionsschicht;

6 die Halbleiterstruktur aus der 5 nach einer Feststoffreaktion;

7 die Halbleiterstruktur aus der 6 nach einem Abtragen von Reaktionsprodukten, nicht reagierten Resten der ersten Reaktionsschicht, Dielektrika und einem Abscheiden einer zweiten Reaktionsschicht;

8 die Halbleiterstruktur aus der 7 nach einer zweiten Feststoffreaktion zur Bildung von Basisanschlüssen, Entfernen der nicht reagierten Reste der zweiten Reaktionsschicht und dem Erzeugen einer weiteren dielektrischen Schicht sowie einer anschließenden Planarisierung; und

9 die Halbleiterstruktur aus der 8 nach möglichen weiteren Prozessschritten zur Bildung eines Emitterbereiches.

Dabei bezeichnen gleiche Bezugszeichen jeweils gleiche Elemente.

In der 1 bezeichnet die Ziffer 10 eine Halbleiterstruktur mit einer vergleichsweise dicken dotierten Siliziumschicht 12 der Schicht der Dicke d1 oberhalb einer dünnen SiGe-Basisschicht 14. Dabei ist die Dicke d1 so bemessen, dass ausreichend Material für eine Silizidierung des Basisanschlusses zur Verfügung steht. Die schraffierten Gebiete 16 repräsentieren silizidierte Bereiche. Block 18 repräsentiert einen hoch n-dotierten Emitterbereich. Die Ziffer 20 bezeichnet einen weniger hoch n-dotierten Emitterbereich und die Ziffer 22 bezeichnet einen n-dotierten Kollektorbereich mit einer lateralen STI-Isolierung 24. Der dargestellte Ausschnitt der Halbleiterstruktur 10 enthält damit einen Heterobipolartransistor HBT aus Emitterbereichen 18, 20, SiGe-Basisschicht 14 und Kollektorbereich 22. Die Ziffer 26 repräsentiert den in einem späteren Betrieb fließenden regulären HBT-Strom. Bei einer solchen HBT-Realisierung mit einer dicken Siliziumschicht 12 benötigt man eine Anschlussimplantation von p-Dotierstoffen in Bereichen 28, 30, die den elektrischen Kontakt zwischen Silizidfronten 32, 34 und der aktiven Basis 36 sicherstellen. Die emitterseitigen Ränder dieser Anschlussimplantation bilden im Betrieb mit der Emitterschicht 20 eine pn-Diode mit pn-Übergängen 37 und erzeugen so einen großen parasitären Randtransistor mit einem unerwünschten Strom 38.

In der 2 bezeichnet die Ziffer 40 eine Halbleiterstruktur, bei der das zur Silizidierung der Basisanschlüsse notwendige Silizium als dicke, strukturierte Schicht 42 selektiv auf Bereiche neben dem Emitter 13 aufgebracht wurde. Auch dieses Verfahren hat Nachteile. Neben dem mit einer selektiven Abscheidung von Polysilizum verbundenen Aufwand ist hier vor allem die Forderung zu nennen, dass das Polysilizium wirklich nur auf den Basisanschlussgebieten abgeschieden wird.

Im Folgenden wird unter Bezug auf die 3 bis 9 ein Ausführungsbeispiel eines erfindungsgemäßen Herstellungsverfahrens beschrieben.

In der 3 bezeichnet die Ziffer 100 eine Halbleiterstruktur mit einer Substratschicht 102 mit dielektrischen Bereichen 104, die zum Beispiel als STI-Dielektrika realisiert sind und die einen aktiven Bereich 106 aus Halbleitermaterial eines ersten Leitfähigkeitstyps begrenzen. Im Rahmen einer bevorzugten Ausgestaltung besteht die Substratschicht 102 aus n-dotiertem Silizium. Auf der Oberfläche der Substratschicht 102 liegt eine Basisschicht 110 aktiven Halbleitermaterials eines zweiten Leitfähigkeitstyps, zum Beispiel eine dünne SiGe-Schicht. Die SiGe-Schicht 110 kann durch weiteres Halbleitermaterial 108 bedeckt sein, dessen zentraler Bereich unter dem Block 112 durch eine spätere Umdotierung zu einem Emitter-Teilbereich wird und über dessen äußere Bereiche später der Basisstrom in die äußere SiGe-Basis fließt.

Die Bildung einer dreidimensionalen Opferstruktur 112 auf dem Halbleitermaterial 108 erfolgt durch Lithografieschritte, Maskenschritte und Ätzschritte. Die dreidimensionale Opferstruktur 112 wird so erzeugt, dass sie sich später selektiv zu benachbarten Bereichen entfernen lässt. Dies ist zum Beispiel bei von Halbleitermaterial und Oxiden umgebenen Nitridblöcken der Fall, die im Folgenden als Stellvertreter von dreidimensionalen Opferstrukturen ebenfalls mit der Ziffer 112 bezeichnet werden.

Die Oberfläche der Halbleiterstruktur 100 wird einschließlich der Nitridblöcke 112 mit einer ersten Schicht 114 aus Halbleitermaterial bedeckt, aus der später Silizid für Basisanschlüsse erzeugt wird. Die erste Schicht 114 besteht zum Beispiel aus Polysilizium und wird durch eine nicht selektive Abscheidung aus der Dampfphase (chemical vapor deposition CVD) erzeugt. Statt Polysilizium kann auch allgemein eine Siliziumschicht nicht näher spezifizierter Morphologie (monokristallin oder amorph) abgeschieden werden. Anschließend wird die erste Schicht 114 mit einer darauf liegenden passivierenden zweiten, dielektrischen Schicht 116 bedeckt, die zum Beispiel als TEOS-Oxid gebildet werden kann. Die bei der Bildung eines TEOS-Oxides auftretende konforme Kantenbedeckung ist wegen der Stufenhöhe der Nitridblöcke 112 vorteilhaft. Alternativ zur Bildung einer TEOS-Oxidschicht kann die Oberfläche der Halbleiterschicht 114 auch thermisch oxidiert werden, so dass eine dielektrische Schicht 116 aus Siliziumdioxid aufwächst. Weiter alternativ oder ergänzend kann die reaktionshemmende zweite Schicht 116 auch aus Si3N4 bestehen und eventuell auch unstöchiometrische Beimengungen von Sauerstoff enthalten („SiON"). Wesentlich ist, dass das Material der zweiten Schicht 116 entweder nicht mit der später aufzubringenden Reaktionsschicht reagiert oder aber selektiv zur dielektrischen Schicht 116 entfernbare zweite Reaktionsprodukte bildet.

4 zeigt die Halbleiterstruktur 100 nach weiteren Prozessschritten. Im Anschluss an ihre Bildung wird die passivierende, zweite, dielektrische Schicht 116 lateral strukturiert, das heißt, an einzelnen Stellen geöffnet. Die Strukturierung kann mit Hilfe von lithografisch oder anderweitig definierten Masken erfolgen. Alternativ zu einem Maskenschritt kann die Öffnung auch in bevorzugter Weise durch einen Planarisierungsschritt erfolgen, bei dem die Struktur aus der 3 bis auf die Nitridblöcke 112 hinunter abgeschliffen wird, wobei die Nitridblöcke 112 als Polierstop bei einem CMP-Schritt dienen. 4 zeigt die Halbleiterstruktur 100 nach einem solchen Planarisierungsschritt, in dem die erste Schicht 114 aus Halbleitermaterial in geöffneten Bereichen 118 angeschnitten wird. Das Öffnen der zweiten Schicht 116 erfolgt also bevorzugt so, dass die dreidimensionale Opferstruktur und Bereiche 118 der ersten Schicht 114 aus Halbleitermaterial frei gelegt werden.

Auf die geöffnete Struktur 100 wird in einem weiteren Schritt eine erste Reaktionsschicht 120 abgeschieden, die mit der zu strukturierenden ersten Schicht 114 aus Halbleitermaterial unter geeigneten Bedingungen erste Reaktionsprodukte bildet, die durch einen selektiv auf die ersten Reaktionsprodukte wirkenden Materialabtrag entfernt werden. 5 zeigt die Halbleiterstruktur 100 nach dem Abscheiden der ersten Reaktionsschicht 120. In der Ausgestaltung mit Polysilizium als Material der Schicht 114 aus Halbleitermaterial besteht die erste Reaktionsschicht 120 aus einem Übergangsmetall oder einem Vertreter der Lanthaniden, bspw. Pt, Ti, Co, Ni, Y oder Gd, Dy, Er, Lu, Yb oder aus Mischungen von solchen Übergangsmetallen und/oder Lanthaniden. Ganz allgemein kann die erste Reaktionsschicht 120 aus Metallen oder metallischen Legierungen bestehen. In Verbindung mit Polysilizium als Material der ersten Schicht 114 aus Halbleitermaterial wird Titan als besonders geeignetes Material für erste Reaktionsschicht 120 angesehen. Die Dicke d der ersten Reaktionsschicht 120 bestimmt die Menge an reaktivem Material, das über den frei gelegten Bereichen 118 liegt. Daher stellt die Dicke d der Schicht 120 einen wesentlichen Parameter zur Festlegung der Tiefe der in vertikaler Richtung erfolgenden Feststoffreaktion dar. Durch die Festlegung der Dicke d der Schicht 120 lässt sich damit in der Folge das Ausmaß eines in vertikaler Richtung erfolgenden Materialabtrags steuern und einstellen.

Dabei sind die erste Schicht 114 aus Halbleitermaterial und die erste Reaktionsschicht 120 außerhalb der Bereiche 118 lokal durch Bereiche der dielektrischen Schicht 116 voneinander getrennt. Die Schicht 116 wirkt dort passivierend und damit reaktionshemmend. Die Strukturierung durch Feststoffreaktionen zwischen der Schicht 114 und der ersten Reaktionsschicht 120 erfolgt daher nur in den frei gelegten Bereichen 118 und weitestgehend nur in vertikaler Richtung.

Im Anschluss an das Abscheiden der ersten Reaktionsschicht 120 wird die Feststoffreaktion durch Einstellen geeigneter Reaktionsbedingungen ausgelöst. Solche Bedingungen liegen bei einem „rapid thermal annealing (RTA)" in einer Stickstoffatmosphäre bei 550 °C bis 680 °C vor. Bei diesem Schritt wird neben TiSi2 in orthorhombisch flächenzentrierter Modifikation an der Oberfläche der Titanschicht TiN gebildet. Die Temperatur wird nach unten durch die Reaktionsrate von Titan mit Silizium und nach oben durch die unerwünschte Reaktion von Titan mit SiO2 zu unterstöchiometrischem Rutil (Kristall aus Titan und Sauerstoff mit weniger als zwei Sauerstoffatomen pro Titanatom) beschränkt. Das SiO2 stammt zum Beispiel aus der dielektrischen Schicht 116. Die Bildung von unterstöchiometrischem Rutil ist unerwünscht, weil unterstöchiometrisches Rutil nicht die guten Isolationseigenschaften von TiO2 besitzt und auf nass-chemischem Wege nur schwer zu entfernen ist.

6 zeigt die Halbleiterstruktur 100 nach dem Abschluss einer solchen Feststoffreaktion, bei der Teile der Schicht 114 und der ersten Reaktionsschicht 120 bis in eine definierte Tiefe 122 in die Schicht 114 hinein in selektiv lösbare erste Reaktionsprodukte 124 umgewandelt wurden. Bei Polysilizium als Material der Schicht 114 und Titan als Material der Reaktionsschicht 120 bestehen die ersten Reaktionsprodukte 124 aus Titansilizid.

Als nächstes folgt die Entfernung einer bei dem RTA-Schritt gegebenenfalls gebildeten TiN-Schicht und des überschüssigen, nicht mit Silizium aus der ersten Schicht 114 reagierten Titans der ersten Reaktionsschicht 120 durch einen abtragenden nass-chemischen Ätzschritt. Dieser Ätzschritt kann zum Beispiel unter Verwendung eines Ätzmittels aus H2SO4 und H2O2 im Verhältnis 2 zu 1 oder eines Ätzmittel aus NH4OH, H2O2 und H2O im Verhältnis von 1 zu 1 zu 5 erfolgen. H2SO4 und H2O2 im Verhältnis 2 zu 1 ätzt Oxid etwa mit einem Zehntel der Ätzrate von Titan und Polysilizium und Siliziumnitrid etwa mit einem Tausendstel.

Anschließend werden die zum Beispiel als Titansilizid gebildeten Reaktionsprodukte 124 entfernt. Dies kann zum Beispiel mit Hilfe eines weiteren nass-chemischen Ätzschritts durch Kochen in konzentrierter Salzsäure erfolgen. Alternativ kann ein Titanätzmittel aus NH3:H2O2 im Verhältnis 1 zu 1 verwendet werden. Salzsäure ist hervorragend selektiv zu Oxid, Nitrid und Polysilizium.

Nach dem Entfernen der ersten Reaktionsprodukte 124 wird der Rest der zweiten, dielektrischen Schicht 116 entfernt, so dass die Reste der ersten Schicht 114 aus Halbleitermaterial frei liegen. Anschließend erfolgt ein Bedecken der nun frei liegenden, noch vorhandenen Teile der ersten Schicht 114 aus Halbmaterial mit einer zweiten Reaktionsschicht 126, deren Material mit dem Halbleitermaterial der ersten Schicht 114 eine Verbindung bildet und die in der 7 abgebildet ist. Bei Polysilizium als Material der Schicht 114 aus Halbleitermaterial wird zum Beispiel Titan als Material der zweiten Reaktionsschicht 126 abgeschieden, so dass bei einem weiteren RTA-Schritt intermetallische Bereiche 128, 130 entstehen, wie sie in der 8 abgebildet sind und die anschließend durch Tempern in niederresistive Bereiche 128, 130 umgewandelt werden. Bei der als Beispiel genannten Paarung aus Polysilizium und Titan bestehen die intermetallischen Bereiche 128, 130 aus Titansilizid. Im Anschluss an die Bildung der Bereiche 128, 130 wird die Halbleiterstruktur 100 mit einer weiteren dielektrischen Schicht 132 bedeckt und planarisiert, wobei die Nitridblöcke 112 erneut als Polierstopp dienen können. 8 zeigt die Halbleiterstruktur 100 nach einer solchen Planarisierung.

9 zeigt das Ergebnis weiterer Verfahrensschritte. Für die Bildung eines Transistors werden dann die Nitridblöcke 112 zum Beispiel durch einen selektiv wirkenden Ätzschritt entfernt und die Wände 134 und der Boden 136 der dann entstandenen Hohlform mit einer dünnen dielektrischen Schicht aus Nitrid und/oder Oxid belegt, wobei die Bedeckung des Bodens 136 zumindest teilweise wieder entfernt wird, so dass dielektrische Inside-Spacer 138 entstehen, die bevorzugt die dargestellte L-Form besitzen. Nach der Bildung der Inside-Spacer 138 wird die Schicht 108 in einem Bereich 111 zu einem Material des ersten Leitfähigkeitstyps umdotiert. Der so gebildete Bereich 111 wird damit zu einem Teilbereich eines Emitters. Durch Auffüllen der zwischen den dielektrischen Inside-Spacern 138 verbleibenden Hohlform mit Halbleitermaterial des ersten Leitfähigkeitstyps entsteht ein Emitterbereich 140, der dann von oben kontaktiert wird. Das Auffüllen der Hohlform kann zum Beispiel durch einen Epitaxieschritt erfolgen, bei dem der wenigstens teilweise freigelegte Bodenbereich 136 als Saatöffnung dient.

Der aktive Bereich 106 wird als Kollektor zum Beispiel von unten oder seitlich kontaktiert. Die als Basisanschlüsse dienenden niederresistiven Bereiche 128, 130 werden bevorzugt von oben kontaktiert, wobei die Kontaktierung nach dem Herstellen einer leitfähigen Verbindung von Oberflächen 142 der dielektrischen Schicht 132 zu den niederresistiven Basisanschlüssen 128, 130 durch auf den Oberflächen 142 angeordnete metallische Kontakte erfolgen kann. Die leitfähige Verbindung wird zum Beispiel durch Masken-, Ätz- und Auffüllschritte hergestellt. Es versteht sich, dass die kollektorseitige Kontaktierung ebenfalls von oben erfolgen kann, wobei die Kollektoranschlüsse durch an sich bekannte Maßnahmen gegen die Basisanschlüsse 128, 130 isoliert werden.


Anspruch[de]
Verfahren zur Herstellung eines Bipolartransistors, der aktive Bereiche (106, 111, 140) eines ersten Leitfähigkeitstyps, aktive Bereiche (36, 110) eines zweiten Leitfähigkeitstyps und niederresistive Bereiche (128, 130) aus Halbleiter/Metall-Mischkristallen aufweist, die einen inneren Teilbereich (36) der aktiven Bereiche (110) des zweiten Leitfähigkeitstyps elektrisch leitfähig anschließen, dadurch gekennzeichnet, dass das Verfahren die folgenden Schritte aufweist:

– Erzeugen einer Halbleiterstruktur (100), die insbesondere die aktiven Bereiche (36, 110) eines zweiten Leitfähigkeitstyps als Basisbereich enthält;

– Erzeugen einer zu benachbarten Bereichen selektiv entfernbaren dreidimensionalen Opferstruktur (112) auf der Halbleiterstruktur (100);

– Abscheiden einer ersten Halbleiterschicht;

– Abscheiden einer zweiten Schicht (116) aus dielektrischem Material;

– partielles Freilegen der ersten Halbleiterschicht (114) durch partielles Abtragen der zweiten Schicht (116), wobei Teile der ersten Halbleiterschicht (114) von Resten der zweiten Schicht (116) bedeckt bleiben;

– Abscheiden einer ersten Reaktionsschicht (120) aus einem Material, das unter geeigneten Reaktionsbedingungen mit dem Material der ersten Halbleiterschicht (114) selektiv zu benachbarten Bereichen entfernbare Reaktionsprodukte (124) bildet;

– Erzeugen geeigneter Reaktionsbedingungen für die Reaktion des Materials der ersten Reaktionsschicht (120) mit dem Material der ersten Halbleiterschicht (114) zu ersten Reaktionsprodukten (124);

– Entfernen der ersten Reaktionsprodukte (124), des verbleibenden, nicht mit Material der ersten Halbleiterschicht (114) zur Reaktion gekommenen Materials der ersten Reaktionsschicht (120) sowie der zweiten Schicht (116);

– Abscheiden einer zweiten Reaktionsschicht (126) aus einem Material, das unter geeigneten Reaktionsbedingungen mit dem Material der ersten Halbleiterschicht (114) eine niederresistive Verbindung bildet;

– Erzeugen geeigneter Reaktionsbedingungen für die Reaktion des Materials der zweiten Reaktionsschicht (126) mit dem Material der ersten Halbleiterschicht (114) zu der niederresistiven Verbindung;

– Entfernen des verbleibenden, nicht mit Material der ersten Halbleiterschicht (114) zur Reaktion gekommenen Materials der zweiten Reaktionsschicht (126);

– Abscheiden einer weiteren dielektrischen Schicht (132);

– Freilegen der Opferstruktur (112) durch partielles Abtragen der weiteren dielektrischen Schicht (132);

– selektives Entfernen der Opferstruktur (112); und

– Einbringen von dielektrischen Inside-Spacern (138) in eine durch Entfernen der Opferstruktur (112) entstandene Hohlform.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Silizium und/oder Silizium mit Germanium als Halbleitermaterial verwendet wird. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass ein Basisbereich (36, 110) SiGe aufweist und weitere Bereiche (106, 140) aus Silizium bestehen. Verfahren nach wenigsten einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt des Erzeugens einer Halbleiterstruktur (100) Schritte zur Erzeugung dielektrischer Bereiche (104) aufweist, die aktive Bereiche (106) eines ersten Leitfähigkeitstyps begrenzen, wobei die dielektrischen Bereiche (104) als Oxidfüllungen flacher Gräben realisiert werden. Verfahren nach wenigstens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zu benachbarten Bereichen selektiv entfernbare dreidimensionale Opferstruktur (112) als Nitridblock erzeugt wird. Verfahren nach wenigstens einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass beim Schritt des Abscheidens der ersten Halbleiterschicht (114) Polysilizium nicht-selektiv über der Halbleiterstruktur (100) und der Opferstruktur (112) abgeschieden wird. Verfahren nach wenigstens einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, dass die erste Reaktionsschicht (120) und/oder die zweite Reaktionsschicht (126) Titan enthalten. Verfahren nach wenigstens einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die zweite, dielektrische Schicht (116), die die erste Schicht (114) aus Halbleitermaterial bedeckt, aus Oxid und/oder Nitrid besteht. Verfahren nach Anspruch 8, gekennzeichnet durch die Abscheidung einer TEOS-Schicht als zweite, dielektrische Schicht (116). Verfahren nach wenigstens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Halbleiterschicht (114) durch einen Planarisierungsschritt partiell frei gelegt wird. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch folgenden weiteren Schritt:

Auffüllen einer durch Entfernen der Opferstruktur (112) und Einbringen der dielektrischen Inside-Spacer verbleibenden Hohlform durch Halbleitermaterial (140) des ersten Leitfähigkeitstyps.






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