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Dokumentenidentifikation DE602004004224T2 11.10.2007
EP-Veröffentlichungsnummer 0001521179
Titel Phasengesteuerte Hochgeschwindigkeitsschnittstellen
Anmelder Broadcom Corp., Irvine, Calif., US
Erfinder D'Luna, Lionel J. Broadcoam Corp., Irvine, CA 92618-7013, US;
Radhakrishnan, Sathish K. Broadcoam Corp., Irvine, CA 92618-7013, US;
Chambers, Mark, 92692 Mission Viejo, CA, US;
Kim, Kwang Y. Broadcoam Corp., Irvine, CA 92618-7013, US;
Hughes, Thomas A. Jr., 7013 Irvine 95619 CA, US
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Aktenzeichen 602004004224
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 01.10.2004
EP-Aktenzeichen 040235947
EP-Offenlegungsdatum 06.04.2005
EP date of grant 10.01.2007
Veröffentlichungstag im Patentblatt 11.10.2007
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G06F 5/06(2006.01)A, L, I, 20051017, B, H, EP   G11C 7/22(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
QUERVERWEIS AUF VERWANDTE ANMELDUNGEN

Die vorliegende Anmeldung beansprucht unter 35 U.S.C. §119(e) die Priorität der Vorläufigen US-Anmeldungen Nr. 60/507,525, hinterlegt am 02.10.2003 und mit der Bezeichnung "Phase Controlled High Speed Interfaces," und 60/509,542, hinterlegt am 09.10.2003 und mit der Bezeichnung "Phase Controlled High Speed Interfaces".

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft Hochgeschwindigkeits-Schnittstellen.

2. Einschlägiger Stand der Technik

Double Data Rate (DDR) Dynamic Random Access Memories (DRAMS) werden in vielen Systemen wie etwa Chips in Settop-Boxen verwendet. Damit ein DDR-DRAM eine Schnittstelle mit einem Chip bilden kann, sollten Takt- und Strobesignale in den Adress-, Steuer- und Datensignalen präzise positioniert sein. In DDR-Taktzyklen gibt es zwei Datensignale pro Zyklus, nämlich eines pro halben Zyklus. Es ist üblicherweise erwünscht, Daten zu stroben, wenn der Datenzyklus innerhalb des Halbzyklus stabil ist, beispielsweise in der Mitte des Halbzyklus. Das Stroben eines Datensignals an einem stabilen Punkt wird benötigt, um Daten korrekt zu lesen oder auf den DDR-DRAM zu schreiben.

Herkömmliche Systeme verwenden Verzögerungsleitungen, um eine Verzögerung in dem Strobesignaltakt zu erzeugen, um das Strobesignal zu positionieren. Dies kann unter Verwendung eines Multiplexers (MUX) und von Puffern geschehen, die eine variable Anzahl von Verzögerungen erzeugen können. Eine Kette von Puffern (oder Invertierern) wird für jede Verzögerung verwendet, beispielsweise kann ein Puffer eine Verzögerung von 10 ps zur Verfügung stellen, 2 Puffer 20 ps, usw. Der MUX weist Pfade für ein, zwei, drei usw. Intervalle von Verzögerungen auf, so dass das Strobesignal je nach einem in dem MUX gewählten Pfad verzögert werden kann. Ein weiteres Beispiel ist ein Entwurf einer verzögerungsverriegelten Schleife (DLL), typischerweise einer digitalen DLL, die Ketten von Puffern in Verzögerungsleitungen verwendet, um verriegelte Verzögerungen vorzuverschieben; beispielsweise kann eine Verzögerung von einem Viertelzyklus verwendet werden, um das Strobesignal zu verzögern.

Die Puffer arbeiten wie gewünscht, bis die Datenrate 133–150 MHz erreicht. Obgleich die Puffer zu einer gewissen Grobheit führen und nicht auf ideale Weise gesteuert sind, sind sie für Implementierungen mit niedrigeren Datenraten (z.B. unter 200 MHz) ausreichend. Pufferverzögerungselemente besitzen jedoch keine ideale Prozess-, Temperatur- und Spannungs(PTV)-Variationssteuerung, so dass ihre Ausgangswerte auf der Grundlage dieser Faktoren variieren können. Es ist ein weiteres Problem, dass ein Fenster zum Lesen und Schreiben von Daten bei höheren Datenraten (z.B. 200 MHz und darüber) kleiner ist; beispielsweise bei 200 MHz ist das Fenster 2,5 ns im Vergleich mit 3,5 ns bei 133 MHz. Daher muss die Genauigkeit der Positionierung des Strobe bei höheren Datenraten sehr genau gesteuert werden. Puffer können jedoch bei diesen Datenraten nicht-ideal sein, so dass es vorkommen kann, dass sie das Strobesignal in Bezug auf das Datensignal nicht genau positionieren.

US-A-5 485 490 beschreibt ein Verfahren und eine Schaltungsanordnung für die Taktsynchronisierung, insbesondere für die Durchführung einer Feinphasenjustierung innerhalb einer Phasenregelschleife. Der Phasenwähler wählt ein Gerade-Phasensignal und ein Ungerade-Phasensignal aus den zwölf Phasensignalen, die von dem VCO ausgegeben werden. Das Gerade- und Ungerade-Phasensignal werden von einem Gerade-Wahlsignal bzw. einem Ungerade-Wahlsignal gewählt. Der Phaseninterpolator interpoliert zwischen dem Gerade-Phasensignal und dem Ungerade-Phasensignal, um ein Ausgangssignal zu erzeugen. Der Effekt des Gerade-Phasensignals und des Ungerade-Phasensignals auf das Ausgangssignal wird von einem Gerade-Gewichtungssignal bzw. einem Ungerade-Gewichtungssignal bestimmt. Die Gewichtungssignale verhindern das Auftreten von Störimpulsen ("glitches") an dem Ausgangssignal, wenn entweder das Gerade-Phasensignal oder das Ungerade-Phasensignal schaltet.

US 2001/025350 A1 betrifft eine synchrone Schaltung mit einem Takteingang zum Bereitstellen eines ersten Taktsignals und einem Taktgenerator, der in Bezug auf das erste Taktsignal phasenverriegelt ist. Der Taktausgang des Taktgenerators ist mit einem Steuereingang einer Datenübertragungseinheit verbunden, die dazu verwendet wird, Daten im Wesentlichen synchron mit dem ersten Taktsignal aus der Schaltung auszugeben und/oder in die Schaltung einzulesen. Der Taktgenerator weist zumindest zwei aufeinander folgend verbundene Steuerschleifen auf, die dazu verwendet werden, den Phasenwinkel des zweiten Taktsignals zu steuern, wobei die erste Steuerschleife dazu verwendet wird, aus dem ersten Taktsignal mindestens zwei Zwischentaktsignale zu erzeugen, von denen jedes einen bestimmten Phasenwinkel in Bezug auf das erste Taktsignal aufweist, und die zweite Steuerschleife dazu verwendet wird, das zweite Taktsignal aus den Zwischentaktsignalen zu erzeugen. Die erste Steuerschleife wird während der Übertragung von Daten durch die Datenübertragungseinheit deaktiviert, so dass die Steuerung des Phasenwinkels des Zwischentaktsignals unterbrochen ist.

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein System und ein Verfahren zur Verfügung zu stellen, welche die Positionierung eines Strobesignals bei höheren Datenraten ermöglichen können, was auch ein erneutes Positionieren eines Strobesignals, das durch Variationen im Prozess, in der Temperatur und/oder in der Spannung verursacht werden kann, wesentlich verringert oder beseitigt.

Diese Aufgabe wird durch ein System mit den Merkmalen von Anspruch 1 und ein Verfahren mit den Merkmalen von Anspruch 4 gelöst. Bevorzugte Ausführungsformen der Erfindung sind in den Unteransprüchen definiert.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Eine Ausführungsform der vorliegenden Erfindung stellt ein System mit einem Chip zur Verfügung, der mit einer externen Vorrichtung gekoppelt ist, welche einen Schreibdatenpfad (oder -modus) aufweist mit einer analogen Vorrichtung, die ein Taktsignal empfängt und Strobesignale mit gleichen oder verschiedenen Frequenzen und gleichen oder verschiedenen Phasen erzeugen, wobei die Strobesignale dazu verwendet werden, Ausgangsadressen-, Steuer- und Datensignale an eine Off Chip-Vorrichtung korrekt zu positionieren, und einen Chip-Lesedatenpfad (oder -modus), mit einer analogen Verzögerungsvorrichtung, die eingegebene Strobesignale von der Off Chip-Vorrichtung verarbeitet, um die Strobesignale korrekt zu positionieren, die dazu verwendet werden, Eingabedaten in eine Speichervorrichtung in dem Chip zu schreiben; eine Phasenregelschleife (PLL), die das Taktsignal empfängt und eine Mehrzahl von ersten Signalen ausgibt; Phaseninterpolatoren, die jeweilige der ersten Signale empfangen und daraus die erste Gruppe von Strobesignalen erzeugen; und einen Bus, der die ersten Signale von der Phasenregelschleife zu den Phaseninterpolatoren trägt, wobei das System dazu ausgelegt ist, mehrere Ausgänge aus einer einzelnen PLL zu erzeugen, wobei ein erster Ausgang verwendet wird, um interne Vorrichtungen des Chips (100) zu takten, die einen Adressentakt und einen Steuertakt in Phase bringen, und ein zweiter Ausgang für eine Übertragung außerhalb des Chips an einen Anschlussflecken unabhängig positioniert wird.

Eine andere Ausführungsform der vorliegenden Erfindung stellt analoge Entwurfstechniken der Phaseninterpolation für die genaue Positionierung von Takt- und Strobesignalen zur Verfügung, die für Hochgeschwindigkeits-Schnittstellen benötigt werden, um mit externen Vorrichtungen wie z.B. Speichervorrichtungen, DDR-DRAMS usw. zu kommunizieren. Der Entwurf umfasst eine PLL mit Mehrphasenausgängen, die digital gesteuert werden können, eine Entzerrungs- bzw. Deskew-PLL für die Taktanpassung der Controller-Schaltungsanordnung an die Schnittstellen-Schaltungsanordnung, und eine phaseninterpolierte, spannungsgesteuerte Verzögerungsleitung für die Phasenverschiebung ankommender Signale.

Eine weitere Ausführungsform der vorliegenden Erfindung stellt ein System mit einer Schnittstelle zur Verfügung, die dazu konfiguriert ist, ein Lesen von und Schreiben in externe Vorrichtungen (z.B. DDR-DRAMS) zu ermöglichen. Das System weist eine Phasenregelschleife (PLL) (z.B. einen Frac-N PLL-Synthesizer) auf, die dazu konfiguriert ist, ein Taktsignal zu empfangen, um ein PLL-Ausgangssignal zu erzeugen, und eine Phaseninterpolatorvorrichtung (z.B. einen Teiler/Phaseninterpolator), die dazu konfiguriert ist, einen Steuerwert und das PLL-Ausgangssignal zu empfangen, um ein Steuerungstaktsignal zu erzeugen. Das Timing eines von der Schnittstelle ausgegebenen Strobesignals wird unter Verwendung des Steuerungstaktsignals gesteuert, so dass das Strobesignal während des Lesens und Schreibens während eines stabilen Teils des Datensignals auftritt.

Eine wieder andere Ausführungsform der vorliegenden Erfindung stellt die Verwendung analoger Entwurfstechniken für die Phaseninterpolation zum genauen Positionieren von Takten und Strobesignalen zur Verfügung, die für Hochgeschwindigkeits-Schnittstellen wie DDR benötigt werden. Der Entwurf enthält eine PLL mit Mehrphasenausgängen, die digital gesteuert werden können, eine Deskew-PLL für die Taktanpassung der Controller-Schaltungsanordnung an die Schnittstellen-Schaltungsanordnung, und eine phaseninterpolierte, spannungsgesteuerte Verzögerungsleitung für die Phasenverschiebung ankommender Signale.

Gemäß einem Aspekt der Erfindung wird ein System mit einem Chip zur Verfügung gestellt, der mit einer externen Vorrichtung gekoppelt ist, wobei das System aufweist:

einen Chip-Ausgangsdatenpfad mit einer analogen Vorrichtung, die ein Taktsignal empfängt und eine erste Gruppe von Strobesignalen mit gleichen oder verschiedenen Frequenzen und gleichen oder verschiedenen Phasen erzeugt, wobei die erste Gruppe von Strobesignalen dazu verwendet wird, mindestens eines von Takt-, Strobe-, Ausgangsadressen-, Steuer- und Datensignalen zu positionieren; und

einen Chip-Eingangsdatenpfad mit einer analogen Verzögerungsvorrichtung, die eine zweite Gruppe von Strobesignalen verarbeitet, um die zweite Gruppe von Strobesignalen zu positionieren, die verwendet werden, um Eingangsdaten in eine Speichervorrichtung auf dem Chip zu schreiben.

Auf vorteilhafte Weise sind die analoge Vorrichtung und die analoge Verzögerungsvorrichtung von Prozess-, Spannungs- oder Temperaturvariationen in dem System im Wesentlichen unbeeinträchtigt.

Auf vorteilhafte Weise weist die analoge Vorrichtung auf:

eine Phasenregelschleife, die das Taktsignal empfängt und eine Mehrzahl von ersten Signalen ausgibt;

Phaseninterpolatoren, die jeweilige der ersten Signale empfangen und daraus die erste Gruppe von Strobesignalen erzeugen; und

einen Bus, der die ersten Signale von der Phasenregelschleife zu den Phaseninterpolatoren trägt.

Auf vorteilhafte Weise führen die Phaseninterpolatoren eine gewichtete Summe von ersten und zweiten der ersten Signale durch, die zueinander um weniger als 45° phasenverschoben sind, und ein Ausgangssignal mit einer Phase erzeugen, welche ein gewichteter Mittelwert der ersten und zweiten der ersten Signale ist.

Auf vorteilhafte Weise weist die analoge Vorrichtung auf:

eine Phasenregelschleife;

einen Phaseninterpolator, der mit der Phasenregelschleife gekoppelt ist; und

eine Deskew-Phasenregelschleife, die mit dem Phaseninterpolator gekoppelt ist.

Auf vorteilhafte Weise weist die analoge Vorrichtung auf:

eine Mehrbyte-Slicevorrichtung.

Auf vorteilhafte Weise weist die analoge Verzögerungsvorrichtung auf:

eine verzögerungsverriegelte Schleife, die ein erstes Signal ausgibt;

eine Verzögerungsleitung, die das erste Signal verwendet, um die zweite Gruppe von Strobesignalen zu verzögern; und

einen Phaseninterpolator, der die verzögerte zweite Gruppe von Strobesignalen in ihrer Phase verschiebt, um die verzögerte zweite Gruppe von Strobesignalen zu positionieren.

Auf vorteilhafte Weise ist das erste Signal ein Spannungssignal, und die Verzögerungsleitung ist eine spannungsgesteuerte Verzögerungsleitung.

Auf vorteilhafte Weise weist das System ferner einen Chiptest-Datenpfad auf, der verwendet wird, um ein Testsignal durch eine von der analogen Vorrichtung und der analogen Verzögerungsvorrichtung zu übertragen.

Gemäß einem Aspekt der Erfindung wird ein System mit einem Chip zur Verfügung gestellt, der mit einer externen Vorrichtung gekoppelt ist, wobei das System aufweist:

eine Schreibmoduskonfiguration des Chips, die eine analoge Vorrichtung aufweist, welche ein Taktsignal empfängt und eine erste Gruppe von Strobesignalen mit gleichen oder verschiedenen Frequenzen und gleichen oder verschiedenen Phasen erzeugt, wobei die erste Gruppe von Strobesignalen verwendet wird, um mindestens eines von Takt-, Strobe-, Ausgangsadresse-, Steuer- und Datensignalen zu positionieren; und

eine Lesemoduskonfiguration des Chips mit einer analogen Verzögerungsvorrichtung, die eine zweite Gruppe von Strobesignalen verarbeitet, um die zweite Gruppe von Strobesignalen zu positionieren, die dazu verwendet werden, um Eingangsdaten in eine Speichervorrichtung auf dem Chip zu schreiben.

Die analoge Vorrichtung und die analoge Verzögerungsvorrichtung sind von Prozess-, Spannungs- oder Temperaturvariationen in dem System während der Lese- oder Schreibkonfiguration im Wesentlichen unbeeinträchtigt.

Auf vorteilhafte Weise weist die analoge Vorrichtung auf:

eine Phasenregelschleife, die das Taktsignal empfängt und eine Mehrzahl von ersten Signalen ausgibt;

Abzweigungen, die jeweils ein jeweiliges Paar des ersten Signals empfangen; und

Phaseninterpolatoren in jeder der Abzweigungen, welche die erste Gruppe von Strobesignalen erzeugen.

Auf vorteilhafte Weise führen die Phaseninterpolatoren eine gewichtete Summe der jeweiligen Paare der ersten Signale durch, die zueinander um weniger als 45° phasenverschoben sind und ein Ausgangssignal mit einer Phase erzeugen, welche ein gewichteter Mittelwert der ersten und zweiten der ersten Signale ist.

Auf vorteilhafte Weise weist die analoge Vorrichtung auf:

eine Phasenregelschleife;

einen Phaseninterpolator, der ein Signal von der Phasenregelschleife empfängt; und

eine Deskew-Phasenregelschleife, die ein Signal von dem Phaseninterpolator empfängt.

Auf vorteilhafte Weise weist die analoge Vorrichtung auf:

eine Mehryte-Slicevorrichtung.

Auf vorteilhafte Weise weist die analoge Verzögerungsvorrichtung auf:

eine verzögerungsverriegelte Schleife, die ein erstes Signal ausgibt;

eine Verzögerungsleitung, die das erste Signal verwendet, um die zweite Gruppe von Strobesignalen zu verzögern; und

einen Phaseninterpolator, der die verzögerte zweite Gruppe von Strobesignalen in ihrer Phase verschiebt, um die verzögerte zweite Gruppe von Strobesignalen zu positionieren.

Auf vorteilhafte Weise ist das erste Signal ein Spannungssignal, und die Verzögerungsleitung ist eine spannungsgesteuerte Verzögerungsleitung.

Auf vorteilhafte Weise weist das System ferner auf:

eine Testmoduskonfiguration des Chips, während der ein Testsignal durch eine von der analogen Vorrichtung und der analogen Verzögerungsvorrichtung übertragen wird.

Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Ermöglichen des Erstellens einer Hochgeschwindigkeits-Schnittstelle zwischen einem Chip und einer externen Vorrichtung zur Verfügung gestellt, wobei das Verfahren umfasst:

  • (a) Konfigurieren eines Sendedatenpfades in dem Chip, in dem eine analoge Vorrichtung ein Taktsignal empfängt und eine erste Gruppe von Strobesignalen mit gleichen oder verschiedenen Frequenzen und gleichen oder verschiedenen Phasen erzeugt;
  • (b) Positionieren von mindestens einem von Takt-, Strobe-, Ausgangsadresse-, Steuer- und Datensignalen unter Verwendung der ersten Gruppe von Strobesignalen;
  • (c) Konfigurieren eines Empfangspfades in dem Chip, in dem eine analoge Verzögerungsvorrichtung eine zweite Gruppe von Strobesignalen verarbeitet, um die zweite Gruppe von Strobesignalen zu positionieren; und
  • (d) Verwenden der zweiten Gruppe von Strobesignalen zum Schreiben von Eingangsdaten in eine Speichervorrichtung in dem Chip.

Auf vorteilhafte Weise umfasst das Verfahren ferner:

Konfigurieren der analogen Vorrichtung und der analogen Verzögerungsvorrichtung derart, dass sie von Prozess-, Spannungs- oder Temperaturvariationen in entweder dem Lese- oder Schreibdatenpfad im Wesentlichen unbeeinträchtigt sind.

Auf vorteilhafte Weise umfasst Schritt (a):

Verarbeiten des Taktsignals in einer Phasenregelschleifenvorrichtung zum Erzeugen einer Mehrzahl von ersten Signalen; und

Verarbeiten jeweiliger Paare der ersten Signale unter Verwendung von Phaseninterpolatoren zum Erzeugen der ersten Gruppe von Strobesignalen.

Auf vorteilhafte Weise umfasst das Verfahren ferner:

Durchführen einer gewichteten Summe der jeweiligen Paare der Taktsignale, die zueinander um weniger als 45° phasenverschoben sind, unter Verwendung jedes der Phaseninterpolatoren, um ein Ausgangssignal mit einer Phase zu erzeugen, welche ein gewichteter Mittelwert der ersten und zweiten der ersten Signale ist.

Auf vorteilhafte Weise umfasst Schritt (d):

Verwenden einer verzögerungsverriegelten Schleife zum Ausgeben eines ersten Signals;

Verzögern der zweiten Gruppe von Strobesignalen unter Verwendung einer Verzögerungsleitung, die sich unter der Kontrolle des ersten Signals befindet; und

Verschieben der verzögerten zweiten Gruppe von Strobesignalen unter Verwendung eines Phaseninterpolators, um die verzögerte zweite Gruppe von Strobesignalen zu positionieren.

Auf vorteilhafte Weise umfasst das Verfahren ferner:

Konfigurieren eines Testpfades in dem Chip, so dass ein Testsignal durch eine von der analogen Vorrichtung und der analogen Verzögerungsvorrichtung übertragen wird.

Auf vorteilhafte Weise ist die Deskew-Phasenregelschleife auch mit einem Taktbaum gekoppelt.

Weitere Ausführungsformen, Merkmale und Vorteile der vorliegenden Erfindungen sowie der Aufbau und der Betrieb der verschiedenen Ausführungsformen der vorliegenden Erfindung sind nachstehend unter Bezugnahme auf die beigefügte Zeichnung im Detail beschrieben.

KURZBESCHREIBUNG DER ZEICHNUNG/FIGUREN

Die beigefügte Zeichnung, die in die Schrift aufgenommen ist und einen Teil davon darstellt, veranschaulicht die vorliegende Erfindung und dient ferner zusammen mit der Beschreibung dazu, die Grundgedanken der Erfindung zu erläutern und einen Fachmann auf dem einschlägigen Fachgebiet in die Lage zu versetzen, die Erfindung auszuführen und zu verwenden. Es zeigt:

1 eine Schaltung mit einem Chip, der eine analoge und digitale Vorrichtung aufweist, die über einen Anschlussflecken mit einem DDR-DRAM kommuniziert, gemäß einer Ausführungsform der vorliegenden Erfindung.

2 ein Blockdiagramm einer Hochgeschwindigkeits-Schnittstelle des Chips gemäß einer Ausführungsform der vorliegenden Erfindung.

3 und 4 ein Schreibdatenpfad- bzw. Zeitablaufdiagramm für die Hochgeschwindigkeits-Schnittstelle in 1 gemäß einer Ausführungsform der vorliegenden Erfindung.

5 und 6 ein Lesedatenpfad- bzw. Zeitablaufdiagramm für die Hochgeschwindigkeits-Schnittstelle in 1 gemäß einer Ausführungsform der vorliegenden Erfindung.

7 ein Blockdiagramm einer PLL in 2 gemäß einer Ausführungsform der vorliegenden Erfindung.

8 ein Schema- bzw. Blockdiagramm einer PLL und von Phaseninterpolatoren in den 2 und 3 gemäß einer Ausführungsform der vorliegenden Erfindung.

9 Anschlüsse einer Deskew-PLL in 2 gemäß einer Ausführungsform der vorliegenden Erfindung.

10 ein Schema- bzw. Blockdiagramm der Deskew-PLL in den 2 und 9 gemäß einer Ausführungsform der vorliegenden Erfindung.

11 Details von einer von 8Byte-Slices in 2 gemäß einer Ausführungsform der vorliegenden Erfindung.

12 Verzögerungspfade in einem Lesedatenpfad gemäß einer Ausführungsform der vorliegenden Erfindung.

13 ein kombiniertes Schema- bzw. Blockdiagramm der 7 und 9, wobei zwei Takte für zwei Test-Taktsignale verwendet werden, gemäß einer Ausführungsform der vorliegenden Erfindung.

14 einen Teil von 13 mit nur einem Takt gemäß einer Ausführungsform der vorliegenden Erfindung.

15 einen Phaseninterpolator von 8 gemäß einer Ausführungsform der vorliegenden Erfindung.

Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügte Zeichnung beschrieben. In der Zeichnung können gleiche Bezugszeichen identische oder in ihrer Funktion ähnliche Elemente bezeichnen. Zusätzlich kann/können die linke(n) Stelle(n) eines Bezugszeichens die Zeichnung identifizieren, in der das Bezugszeichen das erste Mal erscheint.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG Übersicht

Auch wenn konkrete Konfigurationen und Anordnungen erörtert werden, sollte es verständlich sein, dass dies nur zu veranschaulichenden Zwecken geschieht. Für den Fachmann wird es ersichtlich sein, dass andere Konfigurationen und Anordnungen verwendet werden können, ohne von dem Grundgedanken und dem Schutzbereich der vorliegenden Erfindung abzuweichen. Für den Fachmann wird es ersichtlich sein, dass die vorliegende Erfindung auch in einer Vielzahl von anderen Anwendungen angewendet werden kann.

Eine oder mehr Ausführungsformen der vorliegenden Erfindung verwenden ein analoges System, das eine Phasenregelschleife (PLL) mit Phaseninterpolatoren zum Erzeugen von Steuerungstaktsignalen aufweist, um ein Strobesignal korrekt zu positionieren, um Datensignale zu stroben, ohne die Stabilität des Datensignals zu beeinträchtigen. Die Phaseninterpolatoren können analoge Vorrichtungen sein, die Taktsteuersignale erzeugen, welche zum Verzögern des Strobesignals während diskreter Zeiträume verwendet werden. Im Gegensatz zu einem herkömmlichen System, das eine digitale Verzögerung von Strobesignalen verwendet, kann die Verwendung analoger Techniken eine wesentliche Verringerung von Variationen ermöglichen, die von Prozess, Temperatur und Spannung (PVT) verursacht werden, so dass die Strobeposition genauer als mit einem digitalen Lösungsansatz gesteuert wird. Die vorliegende Erfindung kann auch für die Takteinstellung verwendet werden, so dass Takte im Hinblick auf Adressen- und Steuerleitungen korrekt positioniert werden.

Es ist zu beachten, dass alle vorliegend erörterten und/oder in den Figuren gezeigten Werte beispielhaft sind. Werte für die verschiedenen Eingänge, Ausgänge und Elemente können je nach einer Anwendung oder Spezifikationen einer Anwendung variieren, wie für einen Durchschnittsfachmann bei der Lektüre dieser Beschreibung ersichtlich sein dürfte. Somit werden alle Werte für Eingänge, Ausgänge und Elemente als innerhalb des Schutzbereiches der vorliegenden Erfindung liegend betrachtet.

Gesamtsystem

1 zeigt eine Schaltung 100 mit einem Chip 102 und einer externen Vorrichtung 104 (z.B. einer Speichervorrichtung, einem Speicher, einem DDR-DRAM, oder jeglicher anderen Vorrichtung, die eine Hochgeschwindigkeits-Schnittstelle erfordert) gemäß einer Ausführungsform der vorliegenden Erfindung. Der Chip 102 weist ein digitales Signalsystem 106 (digitale Sektion), ein analoges Signalsystem 108 (analoge Sektion) und einen Anschlussflecken 110 (z.B. einen oder mehr unidirektionale und/oder bidirektionale Anschlussflecken) auf. Der Anschlussfleck 110 wird für die Signalübertragung zwischen dem Chip 102 und dem DDR-DRAM 104 im Lese- und Schreibmodus verwendet. Bei einem Beispiel wird ein 64Bit-Datensignal aus dem DDR-DRAM 104 gelesen bzw. in diesen geschrieben.

2 ist ein Blockdiagramm des Chips 102 gemäß einer Ausführungsform der vorliegenden Erfindung.

Ein Teil der digitalen Sektion 106 ist in 2 gezeigt, der Signale (z.B. die Signale 236, 238, 212, 214, 216, 218, 220 und andere, weiter unten ausführlich erörterte Signale) von einem anderen Teil der digitalen Sektion 106 empfängt, der einen Speichercontroller oder Sequencer (nicht gezeigt) aufweist. Der nicht gezeigte Teil der digitalen Sektion 106 kann auch andere digitale Vorrichtungen aufweisen, wie für einen Durchschnittsfachmann bei der Lektüre dieser Beschreibung ersichtlich sein dürfte.

Die analoge Sektion 108 weist eine PLL 200 (z.B. Frac-N PLL 300 mit Teiler/Phaseninterpolator 302 gemäß der Darstellung in den 3, 7 und 8) auf, welche die Taktsignale FDDR1–FDDR6 202-1 bis 202-6 erzeugt. Die Signale 202-2 und 202-3 können Gerade-Byte-Signale (z.B. 0, 2, 4, ...) steuern, während 202-5 und 202-6 Ungerade-Byte-Signale (z.B. 1, 3, 5, ...) steuern können. Die PLL 200 wird dazu verwendet, sechs Taktsignale FDDR1–FDDR6 202-1 bis 202-6 aus einem einzelnen Taktsignal Fref 304 (3) zu erzeugen. Die sechs Taktsignale FDDR1–FDDR6 202-1 bis 202-6 haben alle eine gleiche Frequenz, die ein Mehrfaches von Fref 304 sein kann, sind aber in Bezug aufeinander phasenjustiert, wie in den 3 und 8 gezeigt ist. Die Phasenjustierungsbeträge werden auf der Grundlage von Steuersignalen während des Testens und/oder Überwachens des Lesens und Schreibens von Daten von dem bzw. in den DDR-DRAM 104 bestimmt, da die Daten variieren.

Die analoge Sektion 108 weist auch eine Deskew-PLL 204 auf, welche den Takt der Steuerschaltungsanordnung an den Takt einer Schnittstellenschaltungsanordnung (siehe auch die 910) anpasst. Das Signal FDDR1 202-1 wird als ein Referenzsignal verwendet, das in die Deskew-PLL 204 eingegeben wird. Die Deskew-PLL 204 empfängt auch ein Taktsignal Fct 206 von einem Taktbaum 900 (9), der sich innerhalb des Chips 102 befindet. Die Deskew-PLL 204 erzeugt ein Ausgangstaktsignal Flogic 208. Die Deskew-PLL 204 passt das Signal Fct 206 an das Signal FDDR1 202-1 durch eine Bestimmung der Verzögerung an, die dem Signal Flogic 208 durch den Taktbaum 900 (9) auferlegt wird. Somit ist das Signal Flogic 208 ein angepasstes Signal, das die von dem Taktbaum 900 hervorgerufene Verzögerung berücksichtigt. Das Signal Flogic 208 wird an einem oberen Teil des Taktbaumes 900 empfangen.

Die analoge Sektion 108 weist ferner eine 8Byte-Slicevorrichtung 210 auf. Details eines Teils (ein Byte) 1100 (11) der 8Byte-Slicevorrichtung 210 sind in den 1112 gezeigt und werden im Hinblick darauf erörtert.

Die vorliegende Erfindung ist u.a. auf DDR-Speicherschnittstellen, wie etwa auf einen von Broadcom, Inc., Kalifornien, hergestellten BCM7038-Chip anwendbar. Dieser Typ von Schnittstelle kann eine genaue Steuerung von Takten und Strobesignalen erfordern. Mit einer Erhöhung der Geschwindigkeit der Schnittstelle wird die Genauigkeit der Positionierung der notwendigen Strobe- und Taktsignale in Bezug auf die Datensignale dringender nötig.

Schreibdatenpfad-Konfiguration

Es wird nun, weiterhin unter Bezugnahme auf 2, Bezug auf die 3 und 4 genommen. Die 3 und 4 zeigen ein Schreibdatenpfad- bzw. Zeitablaufdiagramm der analogen Vorrichtung 108 gemäß einer Ausführungsform der vorliegenden Erfindung. 3 zeigt auch eine Mehrzahl von Anschlussflecken 110-A bis 110-E. Bei dieser Ausführungsform ist der Anschlussflecken 110-A unidirektional, während die Anschlussflecken 110-B bis 110-E sämtlich bidirektionale Anschlussflecken sind. Der unidirektionale Anschlussflecken 110-A weist einen Treiber 306 und zwei Pins CLKi und CLKbi auf. Die bidirektionalen Anschlussflecken 110-B bis 110-Eweisen jeweilige Treiber (Treiber 308314), jeweilige Empfänger (Empfänger 316322) und jeweilige Pins (Pins ADDR/CNTRL, DQSi, DQi bzw. DQMi) auf.

Das Taktfreigabesignal 236 bestimmt, wann das Gatter 240 das Signal 202-4 zu dem Treiber 306 und aus dem Pin CLKi und CLKbi hinaus durchlässt. Bei dieser Ausführungsform kann das Signal 202-4 nur durch das Gatter 240 durchtreten, wenn das Taktfreigabesignal 236 HIGH ist.

Das Signal 202-1 steuert, wann das Adressen- und Steuersignal 238 an den Anschlussflecken 110-B übertragen werden kann. Das Adressen- und Steuersignal 238 wird in dem Flip-Flop 242 zwischengespeichert und verzögert, bis das Signal 202-1 das Signal 238' aus dem Flip-Flop 242 frei gibt.

Das DQS-Freigabesignal 212 (Strobefreigabe) steuert die Freigabe des Treibers 310, der steuert, wann das Signal 202-2 (geradzahlige Bytes) oder 202-5 (ungeradzahlige Bytes) an die Pins DQSi ausgegeben wird. Das DQS-Gattersignal 214 (sich öffnendes Strobefenster) steuert, wann die DQSi-Signale 202-2/5 durch das Gatter 230 hindurchtreten, um durch den Pin DQSi ausgegeben zu werden. Die Signale 202-2/5 können nur dann durch das Gatter 230 hindurchtreten, wenn das Gattersignal 214 HIGH ist.

Die Signale 202-3 (geradzahlige Bytes) oder 202-6 (ungeradzahlige Bytes) steuern, wann das Datensignal DQ 218 an den Anschlussflecken 110-D übertragen werden kann. Das Datensignal 218 wird in dem Flip-Flop 232 zwischengespeichert und verzögert, bis eines der Signale 202-3 oder 202-6 das Signal 218' aus dem Flip-Flop 232 freigibt. Wie vorausgehend erörtert wurde, steuert das Signal 202-3 geradzahlige Bytes, während das Signal 202-6 ungeradzahlige Bytes steuert. Das DQ-Freigabesignal 216 (Datenfreigabe) steuert die Freigabe des Treibers 312, der steuert, wann das Datensignal DQj 218' von dem Anschlussflecken 110-D ausgegeben werden kann.

Die Signale 202-3/6 steuern auch, wann das Datenmaskiersignal DQM 220 an den Anschlussflecken 110-E übertragen werden kann. Das Datenmaskiersignal 220 wird in dem Flip-Flop 234 zwischengespeichert und verzögert, bis eines der Signale 202-3 oder 202-6 das Signal 220' aus dem Flip-Flop 234 freigibt. Das Datenmaskiersignal 220/220' wird dazu verwendet, Daten während des Schreibens und/oder Lesens zu maskieren, falls dies gewünscht ist, beispielsweise während ungültiger Bursts.

Wie vorausgehend erörtert wurde, werden während des Schreibmodus das CLK_Freigabesignal 236 (Takt) und das Adressen- und Steuersignal 238 an den Anschlussflecken 110 ausgegeben. Das Taktsignal 236 wird von dem FDDR4 202-4 über das AND-Gatter 240 gesteuert, und das Adressen- und Steuersignal 238 wird von dem FDDR1 202-1 über den Flip-Flop 242 gesteuert.

Lesedatenpfad-Konfiguration

Es wird nun, weiterhin unter Bezugnahme auf 2, Bezug auf die 5 und 6 genommen. Die 5 und 6 zeigen ein Lesedatenpfad- bzw. Zeitablaufdiagramm für die analoge Vorrichtung 108 gemäß einer Ausführungsform der vorliegenden Erfindung. In 5 sind die Treiber 306312 jeweils abgeschaltet, so dass alle Anschlussflecken 110-C und 110-D Signale empfangen und diese Empfangssignale weiter leiten. Mehr Einzelheiten einer Ausführungsform des Lesedatenpfades sind in den 1112 gezeigt und werden im Zusammenhang mit diesen beschrieben.

In 5 wird auch ein Strobesignal 244 von dem DDR-DRAM 104 an dem Anschlussflecken 110-C empfangen, das über den Empfänger 318 weitergeleitet wird. Ein Gatter 504 steuert die Übertragung des Signals 244 unter Verwendung eines Lesesteuersignals 250 (z.B. rd_cmd), das von der Gattersteuerung 252 übertragen wird. Das Signal 244 wird nur dann von dem Gatter 504 übertragen, wenn das Lesesteuersignal 250 HIGH ist. Nach seiner Übertragung wird das Signal 244 unter Verwendung der Verzögerungsleitung DL 502 verzögert, um ein verzögertes Signal 244' zu bilden. Die Verzögerungsleitung 502 empfängt ein Steuersignal 500 von einer verzögerungsverriegelten Schleife (DLL) 503.

Ein Datensignal 246 wird an dem Anschlussflecken 110-D empfangen und über den Empfänger 320 weitergeleitet. Das verzögerte Signal 244' und ein Schreibzeigersignal 508 werden verwendet, um ein Strobe-Datensignal 246 zu stroben und in einen Speicher 248 (z.B. einen First-In-First-Out(FIFO)-Speicher) zu schreiben. Ein Lesezeigersignal 510 wird verwendet, um das Lesen aus dem Speicher 248 zu steuern; z.B. kann das Lesezeigersignal 510 verwendet werden, um auf Daten 254 zuzugreifen, die in einer gewünschten Sektion des Speichers 248 gespeichert sind.

Phasenregelschleife und Phaseninterpolator

7 ist ein Blockdiagramm der PLL 200 gemäß einer Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird ein digitales Differentialtaktsignal 700 (z.B. i_ref_ddrclk n/p, wie etwa ein 54 MHz-Differentialtaktsignal) in der Vorrichtung 704 (z.B. einer Diff2single-Vorrichtung) in ein Eintakt-Taktsignal 702 umgewandelt. Im normalen Betrieb empfängt der Multiplexer 706 ein Steuersignal 708, um zu steuern, welcher Pfad (0 oder 1) ein Signal durchlässt. Beispielsweise kann Pfad 0 im normalen Betrieb das Signal 702 zu der PLL 300 durchlassen, während im Test-Bypassbetriebspfad 1 das Test-Bypass-Signal 710 (z.B. i_byp_clk_pll, wie etwa ein Taktsignal von 58 MHz oder weniger) an die PLL 300 hindurchtreten kann.

Die PLL 300 empfängt das Signal 702 oder das Signal 710 und ein Eingangssignal 712 (z.B. auf der Grundlage von i_n1div und i_n2div (siehe auch 8)). Die PLL 300 gibt Taktsignale 714 (z.B. Fvcxo in 8), bei denen es sich um Mehrfache der Signale 702 oder 710 handeln kann, an den Phaseninterpolator 302 aus. Bei einer Ausführungsform können acht Signale 714 vorliegen, welche eine gleiche Frequenz und verschiedene Phasen besitzen. Der Phaseninterpolator 302 empfängt auch die Phasensteuersignale 716-1 bis 716-6 (z.B. i_fddm_ph, wobei n = 1 bis 6). Der Phaseninterpolator 302 verwendet diese Eingangssignale 714 und 716, um sechs Ausgangstaktsignale 718-1 bis 718-6 (z.B. o_fddrn_clk) zu erzeugen. Die Taktsignale 718-1 bis 718-6 haben eine gleiche Frequenz, sind aber in Bezug aufeinander phasenverschoben. Ein Multiplexer 720 kann verwendet werden, um die Taktsignale 718 entlang des Pfades 0 während normaler Operationen oder das Test-Bypass-Signal 722 (z.B. i_byp_clk_ph_int, wie etwa ein externes 200 MHz-Taktsignal) entlang des Pfades 1 während einer Test-Bypass-Operation zuzulassen. Der Multiplexer 720 empfängt ein Signal 724 (z.B. i_bypass_pll) an seinem Steueranschluss, um zu steuern, welcher Pfad (0 oder 1) ein Eingangssignal (718 oder 722) durchlässt.

Bei einem Beispiel können die durch jeweilige Anschlüsse in 7 empfangenen oder übertragenen Signale die folgenden Charakteristiken aufweisen:

o_fddr1_clk = 0° +/–45° (für Addr/ctrl)

o_fddr2_clk = 0° +/–90° (für Write DQS geradzahlige Bytes für Byte-Staggering)

o_fddr3_clk = 90° +/–45° (für Write DQ geradzahlige Bytes für Byte-Staggering)

o_fddr4_clk = 0° +/–45° (für Takt)

o_fddr5_clk = 0° +/–90° (für Write DQS ungeradzahlige Bytes für Byte-Staggering)

o_fddr6_clk = 90° +/–45° (für Write DQ ungeradzahlige Bytes für Byte-Staggering)

8 ist ein Schema- und Blockdiagramm der PLL 300 und des Phaseninterpolators 302 gemäß einer Ausführungsform der vorliegenden Erfindung. Die PLL 300 weist eine Phasen-Frequenzdetektor/Ladepumpe 800 (PFD/CP), ein Schleifenfilter 802, einen spannungsgesteuerten Oszillator 804 und eine Rückkopplungsschleife 806 mit einem ersten und zweiten Teiler 808 und 810 auf.

Der Phaseninterpolator 302 weist sechs Abzweigungen 820 auf, von denen jede einen Phaseninterpolator 822 und einen Teiler 824 aufweist. Jeder Phaseninterpolator 822 wählt zwei Phasen der Taktsignale 714 unter Steuerung des Steuersignals 716 und erzeugt eine justierte oder verschobene Phase der Taktsignale 826, die ein gewichteter Durchschnittswert der zwei Phasen der zwei Taktsignale 714 auf der Grundlage des Steuersignal 716 (z.B. PHn) ist, wie weiter unten unter Bezugnahme auf 15 ausführlicher erläutert wird. Ein phasenverschobenes Signal 826 wird in dem Teiler 824 (z.B. einem 8fach-Teiler) geteilt und als FDDR 202 ausgegeben. Unter Verwendung der Phaseninterpolatoren 822 werden die Taktsignale 714 mit einer Grundlinien-Phasenverschiebung von entweder 0° oder 90° versehen und dann auf +/–45° oder +/–90° feinjustiert, je nachdem, wohin das FDDR-Signal übertragen wird (siehe die 2, 3 und 5). Bei einer Ausführungsform erzeugen die Defaultphase-Steuerwerte 0° für die Signale FDDR1,2,4,5 und 90° für die Signale FDDR3,6.

Bei einer Ausführungsform beträgt die Auflösung für die Phasensteuerungen 2.8125°, 5Bit-Steuerungen können die Phase um +/–45° variieren, und 6Bit-Steuerungen können die Phase um +/–90° variieren. Bei den 5Bit-Steuerungen ist der Default-Rücksetzwert "10000", und bei den 6Bit-Steuerungen ist der Default-Rücksetzwert "100000".

Deskew-Phasenregelschleife

9 zeigt Anschlüsse der Deskew-PLL 204. Wie vorausgehend beschrieben wurde, empfängt die Deskew-PLL 204 FDDR1 202-1 (z.B. i_ref_clk) als ein Referenzsignal an der Deskew-PLL 902, um Fct 206 anzupassen (z.B. i_tree_clk). Ein Multiplexer 904 kann verwendet werden, um den Test-Bypass-Modus zu ermöglichen, der an seinem Steueranschluss unter Verwendung des Signals 906 (z.B. i_bypass_pll) gesteuert wird. Im Normalmodus routet der Kanal 0 das Signal 208 zu dem Taktbaum 900, jedoch im Test-Bypass-Modus leitet der Kanal 1 das Signal 908 (z.B. i_byp_clk_deskew) an den Taktbaum 900 weiter.

10 ist ein Schema- und Blockdiagramm der Deskew-PLL 204 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Deskew PLL 204 weist die Teiler 1000 und 1002, die Phasen-Frequenzdetektor/Ladepumpe 1004, das Schleifenfilter 1006, den spannungsgesteuerten Oszillator 1008 und die Teiler 1010 und 1012 auf.

Byte-Slicesystem

11 zeigt Details von einer von 8Byte-Slices 1100, die so angeordnet sind, dass sie die 8Byte-Slicevorrichtung 210 in 2 darstellen. Jede Byte-Slice 1100 empfängt 8 Gruppen von Signalen oder Bits. Im Schreibmodus werden mehrere dieser Bits durch die Byte-Slice 1100 geleitet, ohne verarbeitet zu werden. Im Lesemodus werden Bits durch die Verzögerungsvorrichtungen 502 und 1201 geleitet (die nur in 12 gezeigt sind). Die Kästen ganz rechts in der Figur sind Teile des Anschlussfleckens 110, der dazu verwendet wird, Signale zwischen dem Chip 102 und dem DDR-DRAM 104 zu übertragen und zu empfangen.

Analoges Byte-Slicelesesystem

12, in der ein Lesedatenfluss in einer Richtung entgegengesetzt zu den anderen Figuren gezeigt ist, ist ein Schemadiagramm eines Lesedatenpfades mit einem Strobesignal-Phasensteuersystem 1200 gemäß einer Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform werden Daten 246 von dem DDR-DRAM 104 (1) über die linke Seite empfangen und über die rechte Seite bzw. entgegengesetzt zu allen anderen Figuren an das digitale System 106 (1) übertragen. Die Datensignale 246 (z.B. i_pad2io_dq)) werden unter Verwendung der Verzögerungsvorrichtungen 1201 (z.B. einem oder mehr Puffern 1208 und T/8-Verzögerungsvorrichtungen (Spannungssteuerungs-Verzögerungsleitungen (VCDLs) 1102), die um T/8 verzögern, wobei T die Taktperiode ist) verzögert.

In dem Strobesignal-Phasensteuersystem 1200 werden die Strobesignale 244 (z.B. i_pad2io_dqs) auf der Grundlage des Gattersignals 250 (z.B. i_d2io_gate_dqsr) an dem AND-Gatter 504 übertragen, bevor sie die Verzögerungsleitung 502 erreichen. Die Signale 244 können um einen einstellbaren Betrag von 0–180° verzögert werden, wobei 90° der Nominalwert unter Verwendung mehrerer T/8-Verzögerungsvorrichtungen 1202 ist, die verzögerungsverriegelt sind (z.B. eine feste Verzögerung aufweisen). Die Steuerung für die Einstellung ist ein Signal 1204 (z.B. i_dqsr_ph, möglicherweise ein digitales Signal). Die Variation in der Phasenverzögerung wird mit einem analogen Phaseninterpolator 1206 erzielt. Das phasenjustierte Signal 244' (z.B. o_io2d_dqs) wird dazu verwendet, die Daten 246 in den Speicher 248 (2 und 5) zu stroben. Die T/8 plus auswählbare feste Verzögerungsvorrichtung 1208 in dem Datensignalpfad ermöglicht es, dass das Strobesignal 244' über den Anfang und das Ende der stabilen Datenhalbzykluszeit hinaus gewobbelt wird, wodurch es ermöglicht wird, dass eine Sweep-Kalibrierungsprozedur den Strobe 244' an einem optimalen Punkt in dem Datenwert/Fenster für das Stroben in den Speicher 248 positioniert. Die Sweep-Kalibrierung beinhaltet das Schreiben und Lesen aus dem DDR 104, bis ein Versagen an Extrempunkten des Sweeps beobachtet wird.

Bei einer Ausführungsform erzeugt die DLL 503 einen Spannungs-Referenzeingang 500, um alle T/8-Verzögerungen 1202 zu verriegeln. Ein endgültiger Verzögerungswert kann für die Phaseninterpolation unter Verwendung des Phaseninterpolators 1206 verwendet werden. Dies ermöglicht es dem System 100 (1), den Strobe 244 an dem stabilen Datenpunkt zu justieren, wenn es Daten wieder ausliest. Das System 100 positioniert das Strobesignal 244, um ein Ausgangssignal 244' (z.B. o_io2d_dqs) von dem Treiber 1210 zu erzeugen, der in dem Chip 102 verwendet wird, um die Daten 246 zu stroben. Somit wird ein Eingabe-Strobesignal 244 empfangen und um einige Beträge verzögert, bevor es den Phaseninterpolator 1206 erreicht. Daraufhin wird das Strobesignal 244' verwendet, um die Daten 246 tatsächlich zu verriegeln, wenn von anderen Chips 104 gelesen wird.

Bypass-Taktsysteme für analoges Testen

13 zeigt ein kombiniertes Schema- bzw. Blockdiagramm der 7 und 9, wo die Taktsignale 710 und 908 für zwei Testtaktsignale gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden.

14 ist ein Teil von 13 mit einer zusätzlichen Schaltungsanordnung im Vergleich mit 13 gemäß einer Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform können entweder zwei Testtakte verwendet werden oder nur ein Takt, der mit der Vorrichtung 1400 justiert wird, bei der es sich um eine numerisch gesteuerte Verzögerungsleitung vom Puffertyp handeln kann, die nur für Testzwecke verwendet werden kann. Die Sektion 1402 ist in der analogen Deskew-PLL und gemäß der Darstellung verschaltet.

Für das in 14 gezeigte Schema kann es drei mögliche Betriebsarten geben. Eine erste Betriebsart ist die, bei der zwei Takte verwendet werden, die an den Pins DDR_CLK und CKE empfangen werden (Default-Modus). Eine zweite Betriebsart ist die, bei der die numerisch gesteuerte Verzögerungsleitung (NCDL) mit einem einzigen Takt verwendet wird, der an dem Pin DDR_CLK empfangen wird. Eine dritte Betriebsart ist die, bei der ein Takt verwendet wird, der an dem Pin DDR_CLK empfangen wird, und die Deskew-PLL 902 normal arbeitet.

Phaseninterpolator

15 zeigt den Phaseninterpolator 822 von 8 gemäß einer Ausführungsform der vorliegenden Erfindung. Der Phaseninterpolator 822 führt eine gewichtete Summe der zwei Eingabetaktsignale 714 &PHgr;1 und 714 &PHgr;2 durch, die in Bezug aufeinander jeweils um weniger als 45° phasenverschoben werden. Ein Gewichtungsfaktor 716 &agr; ist digital gesteuert. Der resultierende Ausgangstakt 1502 &PHgr;out hat eine Phase, welche der gewichtete Mittelwert der Eingabetaktphasen ist.

Beispielhafter Betrieb

Daher stellt bei einer Ausführungsform der vorliegenden Erfindung ein analoges Modul 108 eine allgemeine Taktsynthese zur Verfügung, die bei der WRITE-Modustaktsteuerung und der READ-Modustaktsteuerung für die DDR I/O-Schnittstelle verwendet werden kann. Der Taktsynthesizer PLL 200 empfängt beispielsweise einen 54 MHz-Differentialreferenztakt 700 und erzeugt sechs unabhängige DDR-Ausgangstakte FDDR1–6 202-1 bis 202-6 mit programmierbaren Frequenzbereichen von 100 MHz bis 202 MHz. Alle sechs Ausgangstakte FDDR1–6 202-1 bis 202-6 haben eine digitale Phasensteuerung unter Verwendung von 5- oder 6Bit-Eingängen.

Die Ausgänge der Taktsynthesizer PLL 200 werden an der Nulleinfügungs (Deskew)-PLL 204, der DLL 503, dem Lesepfad-DQS-Phasensteuersystem 1200 und den zusätzlichen digitalen Logikschaltungen für Write DQS, DQ und DQM empfangen. Der Ausgang Flogic 208 der Nulleinfügungs-Deskew-PLL 204 wird von der Rückkopplungsrückeingabe Fct 206 vorgesetzt, um den Verzögerungspfad 900 in dem Speichercontroller oder Sequencer der digitalen Logiksektion 106 auszugleichen, der mindestens die Signale 236, 238, 212, 214, 216, 218 und 220 liefert. Die DLL 503 stellt die Master-Taktsteuerung für die digitale programmierbare Verzögerungsleitung 502 in dem Strobesignal-Phasensteuersystem 1200 zur Verfügung. Jede DQS-Phasensteuerungssektion justiert die Phase des DQS_IN Rx-Strobe 244 in Bezug auf ein Byte von ankommenden DQ-Daten (DQI<7:0>, i = 0, ..., 7) 246. Das verzögerte DQS_OUT 244'-Signal taktet die Daten 246 in den Speicher 248, der ein 8Bit-Datenwort ausgibt. Das komplette 64Bit-DDR DQ-Wort verwendet 8 Strobes in den 8Byte-Slices 1100. Die DLL 503 ist bei jedem der 8 Phasensteuersysteme 1202 enthalten. Diese Systeme 1202 sind für eine bessere PVT-Steuerung, wenn die DDR-Geschwindigkeiten 200 MHz und darüber erreichen, analog.

Die 7 und 8 zeigen die PLL 300, die 6 Taktsignale FDDR 202-1 bis 202-6 liefert, von denen jedes unter Verwendung der Phaseninterpolatoren 822 unabhängig phasenjustiert werden kann, wie vorausgehend erörtert wurde.

Wie aus den 3, 5 und 8 hervorgeht, kann die Taktpositionierung unter Verwendung von Phaseninterpolation unabhängig von den meisten oder sogar allen verwendeten digitalen Schaltungsanordnungen durchgeführt werden, weil das System 200 mehrere Ausgänge 202 aus einer einzelnen PLL 300 erzeugt. Beispielsweise kann ein erster Ausgang 202-1 dazu verwendet werden, interne Vorrichtungen eines Chips 102 zu takten, der den Adressen- und Steuertakt (5) in Phase bringt, und ein zweiter Ausgang 202-4 kann unabhängig positioniert und an den Anschlussflecken 110 übertragen werden, um außerhalb des Chips 102 übertragen zu werden. Somit kann das System 200 der vorliegenden Erfindung eine unabhängige Steuerung der externen und internen Takte, Strobes und Daten ermöglichen.

In 8 empfangen sechs Phaseninterpolatoren 822 ein gemeinsames Eingangssignal 714 von der PLL 300. Die Ausgänge 202 der Phaseninterpolatoren 822 können FDDR1 = 0+/–45 (+/– ist die Steuerung), FDDR2 = 0+/–90, FDDR3 = 90+/–45 usw. sein. Phasenjustierungen für Phaseninterpolator-Ausgangssignale 202 können unabhängig von einer PLL 300 erstellt werden.

Beispielsweise kann FDDR4 202-4 außerhalb des Chips 102 übertragen werden, der es erzeugt, und FDDR1 202-1 kann innerhalb des Chips 102 verwendet werden. Falls FDDRI 202-1 innerhalb des Chips 102 verwendet wird, kann die Phase von dem Chip 102 ein bestimmter Wert für Adressen- und Steuersignale sein.

Unter Verwendung des Systems 100 der vorliegenden Erfindung kann ein Anwender FDDRI 202-1 unabhängig für jedes bestimmte Design abstimmen, um es so zu justieren, dass es für die aus dem Chip 102 austretenden Adressen- und Steuerleitungen optimal ist. Dies kann unter gleichzeitiger Berücksichtigung des Wertes von FDDR2 202-2 durchgeführt werden, der intern in dem Chip 102 verwendet wurde. Die unabhängige Steuerung der FDDR-Werte 202 unter Verwendung der Phaseninterpolatoren 822 ermöglicht eine unabhängige Abstimmung der internen und externen Strobetaktsignale DQSi. Auch die Verwendung von Phaseninterpolatoren 822 an Stelle von digitalen Verzögerungsleitungen ermöglicht eine genauere Positionierung von Strobe-, Adressen- und Steuersignalen, indem durch Prozess, Temperatur und Spannung verursachte Variationen im Wesentlichen beseitigt werden.

Für die Strobesignale können Phaseninterpolatoren 822 verwendet werden, die eine Verzögerung des Strobesignals um 90° plus/minus einen gewünschten Betrag ermöglichen. Das Strobesignal kann ein bidirektionales Signal sein. Beim Schreiben auf eine DDR-Vorrichtung 104 außerhalb des Chips 102, auf dem der Strobe erzeugt wird, muss der Strobe um 90° ab dem Beginn der Daten oder an irgend einem guten stabilen Punkt positioniert werden. Dies kann unter Verwendung der Phaseninterpolatoren 822 erzielt werden, welche unabhängige Taktsteuerungen 202erzeugen, die dem außerhalb des Chips 102 übertragenen Strobesignal DQSi zugeordnet sind.

Wenn ein Strobesignal von einer DDR-Vorrichtung 104 außerhalb des Chips 102 empfangen wird, liefert der sendende Chip 104 das Strobesignal. Das empfangene Strobesignal wird an Empfangsdaten angepasst, d.h., wenn sich die Daten ändern, ändert sich auch der Strobe. Somit verschiebt das System 100 das Strobesignal vor dem Stroben der Daten intern auf einen geeigneten, stabilen Datenpunkt. Ansonsten könnte der empfangende Chip die Daten stroben, während sich die Daten ändern. Der Chip 102 bewirkt dies unter Verwendung spannungsgesteuerter Verzögerungsleitungen.

Taktmodelle

Indem der endgültige Treiber aus den analogen Blöcken so entworfen wird, dass er eine charakterisierte Standardzelle ist, werden Taktmodelle erhalten, die mit Layout-Extraktion und einem statischen Taktanalyse-Tool kompatibel sind. Dies ermöglicht eine Timing Closure unter Verwendung eines digitalen Lösungsansatzes mit analogen Modulen. Ein phaseninterpoliertes Design, das eine Anpassung einer genauen Phasensteuerung in dem System ermöglicht, vermeidet Iterationen in der Timing Closure insgesamt.


Anspruch[de]
System mit einem Chip (100, 102) der mit einer externen Vorrichtung (104) gekoppelt ist, wobei das System aufweist:

einen Chip-Ausgangsdatenpfad mit einer analogen Vorrichtung (108), die ein Taktsignal empfängt und eine erste Gruppe von Strobesignalen mit gleichen oder verschiedenen Frequenzen und gleichen oder verschiedenen Phasen erzeugt, wobei die erste Gruppe von Strobesignalen dazu verwendet wird, mindestens eines von Takt-, Strobe-, Ausgangsadressen-, Steuer- und Datensignalen zu positionieren; und

einen Chip-Eingangsdatenpfad mit einer analogen Verzögerungsvorrichtung (1201), die eine zweite Gruppe von Strobesignalen verarbeitet, um die zweite Gruppe von Strobesignalen zu positionieren, die verwendet werden, um Eingangsdaten in eine Speichervorrichtung auf dem Chip zu schreiben,

eine Phasenregelschleife (300), die das Taktsignal empfängt und eine Mehrzahl von ersten Signalen ausgibt;

Phaseninterpolatoren (822, 302), die jeweilige der ersten Signale empfangen und daraus die erste Gruppe von Strobesignalen erzeugen; und

einen Bus, der die ersten Signale von der Phasenregelschleife zu den Phaseninterpolatoren trägt,

wobei das System dazu ausgelegt (200) ist, mehrere Ausgänge (202) aus einer einzelnen PLL (300) zu erzeugen,

dadurch gekennzeichnet,

dass ein erster der Ausgänge (202-1) verwendet wird, um interne Vorrichtungen des Chips (100) zu takten, die einen Adressentakt und einen Steuertakt (238) in Phase bringen, und ein zweiter der Ausgänge (202-4), dessen Phase unabhängig von der Phase des ersten Ausgangs positionierbar ist, für eine Übertragung außerhalb des Chips (100) an einen Anschlussflecken (110) übertragen wird.
System nach Anspruch 1, wobei die Phaseninterpolatoren (822, 302) eine gewichtete Summe von ersten und zweiten der ersten Signale durchführen, die zueinander um weniger als 45° phasenverschoben sind, und ein Ausgangssignal mit einer Phase erzeugen, welche ein gewichteter Mittelwert der ersten und zweiten der ersten Signale ist. System nach Anspruch 1, wobei die analoge Vorrichtung aufweist: Zweigschaltungen (820), die jeweils Paare der ersten Signale empfangen; und Phaseninterpolatoren (822) in jeder der Zweigschaltungen (820), welche die erste Gruppe von Strobesignalen erzeugen. Verfahren zum Ermöglichen einer Hochgeschwindigkeits-Schnittstellenverbindung zwischen einem Chip (100, 102) und einer externen Vorrichtung (104), wobei das Verfahren umfasst:

(a) Konfigurieren eines Übertragungsdatenpfades in dem Chip (100, 102), in dem eine analoge Vorrichtung ein Taktsignal empfängt und eine erste Gruppe von Strobesignalen mit gleichen oder verschiedenen Frequenzen und gleichen oder verschiedenen Phasen erzeugt;

(b) Positionieren von mindestens einem von Takt-, Strobe-, Ausgangsadressen-, Steuer- und Datensignalen unter Verwendung der ersten Gruppe von Strobesignalen;

(c) Konfigurieren eines Empfangspfades in dem Chip (100, 102), in dem eine analoge Verzögerungsvorrichtung (1201) eine zweite Gruppe von Strobesignalen verarbeitet, um die zweite Gruppe von Strobesignalen zu positionieren; und

(d) Verwenden der zweiten Gruppe von Strobesignalen zum Schreiben von Eingangsdaten in eine Speichervorrichtung (248) in dem Chip (100, 102);

(e) Verarbeiten des Taktsignals in einer Phasenregelschleifen-Vorrichtung (300) zum Erzeugen einer Mehrzahl von ersten Signalen; und

(f) Verarbeiten von Paaren der ersten Signale unter Verwendung von Phaseninterpolatoren (822, 302) zum Erzeugen der ersten Gruppe von Strobesignalen,

wobei ein System mehrere Ausgänge (202) von einer einzelnen PLL (300) auf dem Chip (100, 102) erzeugt (200),

gekennzeichnet durch

die Verwendung eines ersten der Ausgänge (202-1) zum Takten von internen Vorrichtungen auf dem Chip (100), die einen Adressentakt und Steuertakt (238) in Phase bringen, und wobei ein zweiter der Ausgänge (202-4), dessen Phase unabhängig von der Phase des ersten Ausgangs positioniert werden kann, für eine Übertragung außerhalb des Chips (100) an einen Anschlussflecken (110) übertragen wird.






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