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Dokumentenidentifikation DE102007007807A1 25.10.2007
Titel Halbleiterelement
Anmelder Mitsubishi Electric Corp., Tokyo, JP
Erfinder Nakashima, Nobuhisa, Fukuoka, Fukuoka, JP
Vertreter PRÜFER & PARTNER GbR, 81479 München
DE-Anmeldedatum 16.02.2007
DE-Aktenzeichen 102007007807
Offenlegungstag 25.10.2007
Veröffentlichungstag im Patentblatt 25.10.2007
IPC-Hauptklasse H01L 29/744(2006.01)A, F, I, 20070216, B, H, DE
Zusammenfassung Ein Halbleiterelement beinhaltet eine erste Halbleiterschicht (20) eines ersten Leitungstyps, die einen Nichtabscheidungsbereich (R2) und einen Abscheidungsbereich (R1) aufweist. Die erste Halbleiterschicht hat eine erste Deckfläche (24) auf dem Nichtabscheidungsbereich (R2). Das Halbleiterelement beinhaltet ebenfalls eine zweite Halbleiterschicht (10) eines zweiten Leitungstyps auf dem Abscheidungsbereich (R1) der ersten Halbleiterschicht (20). Die zweite Halbleiterschicht (10) hat eine zweite Deckfläche (14). Das Halbleiterelement beinhaltet eine erste und eine zweite Elektrodenschicht (22, 12) auf der ersten bzw. zweiten Halbleiterschicht (20, 10), welche eine geneigte Oberfläche (16) zur kontinuierlichen Verbindung dazwischen definiert. Das Halbleiterelement beinhaltet eine isolierende Schicht (50) auf der geneigten Oberfläche (16), die von zumindest der ersten oder der zweiten Elektrodenschicht (22, 12) beabstandet ist. Zumindest entweder die erste oder die zweite Halbleiterschicht beinhalten einen vertieften Abschnitt (60, 70) zwischen der entsprechenden ersten bzw. zweiten Elektrodenschicht (22, 12) und der isolierenden Schicht (50).

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf ein Halbleiterelement, das für eine Kontaktierungs-Halbleitervorrichtung, wie z.B. einen Gate-Anschalt-Thyristor (GTO-Thyristor) und einen Gate-kommutierten Abschalt-Thyristor (GCT-Thyristor) verwendet wird.

Moderne Gate-Anschalt-Thyristoren werden verbreitet verwendet als Schlüsselvorrichtungen von Leistungselektronikanlagen zum Steuern von großen Strömen, die bei hohen Spannungen fließen. Solche Leistungselektronikanlagen beinhalten beispielsweise einen SVG (Static Var Generator bzw. Blindleistungsgenerator), ein BTB(Back to Back)-System und eine Inertschaltungsanordnung zum Ansteuern von Motoren einer Eisenherstellungswalze.

Obwohl dies hier nicht veranschaulicht wird, hat der Gate-Abschalt-Thyristor einen mehrlagigen p-n-p-n-Aufbau aus vier Schichten, welcher eine oberste n-Typ-Emitterschicht (NE-Schicht) beinhaltet, die zum Erzielen einer Mehrzahl von Inselbereichen geätzt wird, sowie eine Mehrzahl von Kathodenelektroden auf den Inselbereichen der Emitterschicht. Der Gate-Abschalt-Thyristor beinhaltet ebenfalls eine p-Typ-Basisschicht (PB-Schicht) unter der obersten Schicht, eine Gateelektrode auf der PB-Schicht, die die Inselbereiche der Emitterschicht umgibt, und eine Anodenelektrode, welche auf einer untersten p-Typ-Emitterschicht (PE-Schicht) ausgebildet ist.

In einem Normalbetrieb des Gate-Abschalt-Thyristors wird dieser durch einen Strompuls in Vorwärtsrichtung, der durch die Gateelektrode fließt, angeschaltet, während die Spannung zwischen der Anodenelektrode und der Kathodenelektrode anliegt. Nach dem Anschalten kann er abgeschaltet werden durch einen Sperrstrom, der über die Gateelektrode und die Kathodenelektrode fließt (Selbstabschaltungseigenschaft).

Verschiedene Gate-Abschalt-Thyristoren wurden in verschiedenen Quellen vorgeschlagen, beispielsweise den im Folgenden aufgelisteten.

Japanische Patentoffenlegungsschrift JP 62-136875 A Japanische Patentoffenlegungsschrift JP 55-136875 A Japanische Patentoffenlegungsschrift JP 63-173363 A Sobald zwischen der Kathodenelektrode und der Gate-elektrode, die nahe beieinander angeordnet sind, aus einigen Gründen ein geringer Betrag eines Leckstroms fließen kann, ist jedoch der Abschalt-Zeitpunkt (Abschaltpunkt) hinausgezögert und für das Anschalten des Thyristors ist ebenfalls ein größerer Betrag des Gate-Triggerstroms bzw. -Zündstroms erforderlich.

Dies verhindert einen beabsichtigten zuverlässigen Schaltbetrieb des Gate-Abschalt-Thyristors.

Die vorliegende Erfindung soll deshalb diese Nachteile überwinden und ein Halbleiterelement bereitstellen, bei dem der Leckstrom zwischen der Kathodenelektrode und der Gateelektrode desselben minimiert ist zum Realisieren eines hoch zuverlässigen Schaltbetriebs des Halbleiterelementes.

Die Aufgabe wird gelöst durch ein Halbleiterelement nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Der weitere Umfang der Anwendbarkeit der vorliegenden Erfindung wird ersichtlich werden anhand der detaillierten Beschreibung, die nachfolgend gegeben wird.

Gemäß eines der Aspekte der vorliegenden Erfindung beinhaltet ein Halbleiterelement eine erste Halbleiterschicht eines ersten Leitungstyps, die einen Nichtabscheidungsbereich und einen Abscheidungsbereich aufweist. Die erste Halbleiterschicht hat eine erste Deckfläche auf dem Nichtabscheidungsbereich. Das Halbleiterelement beinhaltet ebenfalls eine zweite Halbleiterschicht eines zweiten Leitungstyps auf dem Abscheidungsbereich der ersten Halbleiterschicht. Die zweite Halbleiterschicht hat eine zweite Deckfläche. Weiterhin beinhaltet das Halbleiterelement eine erste und eine zweite Elektrodenschicht auf der ersten und zweiten Deckfläche der ersten bzw. zweiten Halbleiterschicht. Die erste und die zweite Halbleiterschicht definieren eine geneigte Oberfläche zur stufenlosen Verbindung der ersten und der zweiten Deckfläche derselben. Weiterhin beinhaltet das Halbleiterelement eine isolierende Schicht auf der geneigten Oberfläche, die zumindest von entweder der ersten oder der zweiten Elektrodenschicht beabstandet ist. Zumindest entweder die erste oder die zweite Halbleiterschicht beinhaltet einen zurückgesetzten Abschnitt zwischen der entsprechenden ersten bzw. zweiten Elektrodenschicht und der isolierenden Schicht.

Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich anhand der Beschreibung unter Zuhilfenahme der beigefügten Zeichnungen. von den Figuren zeigen:

1 eine Querschnittsansicht gemäß einer Ausführungsform einer Kontakt-Halbleitervorrichtung der vorliegenden Erfindung,

2 eine Draufsicht auf ein Halbleiterelement, das innerhalb der Kontakt-Halbleitervorrichtung von 1 eingebaut ist,

3 ein Flussdiagramm, das verschiedene Schritte eines Herstellungsprozesses des Halbleiterelementes von 2 veranschaulicht;

4-12 Querschnittsansichten, die einen der Schritte des Herstellungsprozesses des Halbleiterelementes von 2 zeigen;

13 eine Querschnittsansicht eines bekannten Halbleiterelementes ähnlich zu 12,

14 ein Diagramm, das die Spannungsfestigkeit (V-I-Kennlinie) des Halbleiterelementes gemäß der vorliegenden Erfindung zeigt,

15 ein Diagramm, das die Spannungsfestigkeit (V-I-Kennlinie) des bekannten Halbleiterelementes veranschaulicht,

16 und 17 Querschnittansichten des abgewandelten Halbleiterelementes der vorliegenden Erfindung.

Bezug nehmend auf die beigefügten Zeichnungen werden die Details der Ausführungsformen gemäß der vorliegenden Erfindung hier beschrieben. Obwohl in diesen Beschreibungen eine Terminologie, die die Richtungen bezeichnet (beispielsweise "obere" und "untere"), normalerweise lediglich aus Gründen der Klarheit verwendet wird, sollte diese Terminologie nicht so interpretiert werde, dass sie den Umfang der vorliegenden Erfindung begrenzt.

Bevor ein Halbleiterelement gemäß der Ausführungsform der vorliegenden Erfindung im Detail beschrieben wird, wird unter Bezugnahme auf 1 eine grundlegende Struktur einer Halbleitervorrichtung, die dieses beinhaltet, kurz erörtert werden.

1 ist eine Querschnittsansicht gemäß einer Ausführungsform einer Kontakt-Typ-Halbleitervorrichtung 100 der vorliegenden Erfindung. 2 ist eine Draufsicht auf ein Halbleiterelement, das in die Kontakt-Typ-Halbleitervorrichtung 100 von 1 eingebaut ist. 3 ist ein Flussdiagramm, das verschiedene Schritte eines Herstellungsvorgangs des Halbleiterelementes 100 veranschaulicht. Ebenso sind 4 bis 12 Querschnittsansichten des Halbleiterelementes entlang einer Linie C-C in 2, die einen der Schritte des Herstellungsvorgangs des Halbleiterelementes 100 veranschaulichen.

Obwohl ein Gate-Abschalt-Thyristor, der einfach als ein "GTO-Thyristor" bezeichnet wird, als ein Beispiel zum Beschreiben der Kontakt-Typ-Halbleitervorrichtung 100 verwendet wird, kann das Halbleiterelement 1 der vorliegenden Erfindung für irgendeine andere Kontakt-Typ-Halbleitervorrichtung, wie z.B. einen Gate-kommutierten Abschalt-Thyristor (GCT-Thyristor) angepasst werden.

Der GTO-Thyristor 100 beinhaltet im Allgemeinen ein scheibenförmiges Halbleiterelement 1 eines Siliziumwafers (Siliziumsubstrat), wie in 2 dargestellt. Wie hier im Folgenden im Detail beschrieben werden wird, beinhaltet das Halbleiterelement 1 eine oberste n-Typ-Emitterschicht (NE-Schicht) 10, die so geätzt wird, dass sie eine Mehrzahl von Inselbereichen aufweist, und eine Mehrzahl von Kathodenelektroden 12 auf den Inselbereichen der NE-Schicht 10. Weiterhin beinhaltet das Halbleiterelement 1 eine p-Typ-Basisschicht (PB-Schicht) 20 unterhalb der obersten NE-Schicht 10, eine Gateelektrode 22 auf der PB-Schicht 20, die die Inselbereiche der NE-Schicht 10 umgibt (10), und eine Anodenelektrode 42, die auf einer untersten p-Typ-Emitterschicht (PE-Schicht) 40 ausgebildet ist (1). Die Kathodenelektroden 12 sind so ausgebildet, dass ihre Deckflächen das gleiche Niveau aufweisen (miteinander fluchten). Weiterhin weist das Halbleiterelement 1 einen zentralen Gateabschnitt 23 auf dem Mittenbereich auf, der integral mit den Gateelektroden 22 ausgebildet ist (2).

Zurückkehrend zu 1 weist der GTO-Thyristor 100 eine Kathoden-Thermopufferplatte 110 auf, die die Kathodenelektroden 12 des Halbleiterelementes 1 belegt (beispielsweise mit ihnen in Eingriff steht), sowie einen Kathodenanschluss (112), welcher darauf vorgesehen ist (und eine Kathodenrippe, obwohl diese für die Darstellung weggelassen wurde). Weiterhin weist der GTO-Thyristor 100 eine Anoden-Thermopufferplatte 130 auf, die die Anodenelektrode 42 des Halbleiterelementes 1 belegt (beispielsweise mit ihr in Eingriff steht), sowie einen Anodenanschluss 132 (und eine Anodenrippe, obwohl diese für die Darstellung weggelassen wurde). Jede der Kathoden- und Anoden-Thermopufferplatten 110, 130 weist einen ringförmigen bzw. kreisförmigen Körper aus Metall, wie z.B. Molybdän, auf und die Kathoden-Thermopufferplatte 110 weist ein Durchgangsloch 114 in dem Zentralbereich auf.

Der GTO-Thyristor 100 beinhaltet einen Gateanschluss 116 mit einem säulenartigen Aufbau, welcher in das Durchgangsloch 114 der Kathoden-Thermopufferplatte 110 eingeführt ist und den zentralen Gateabschnitt 23 des Halbleiterelementes 1 kontaktiert. Der Gateanschluss 116 ist zur Isolation von der Kathoden-Thermopufferplatte 110 beabstandet und wird von dem Kathodenanschluss 112 über ein Vorspannungsteil (Schraubenfeder) 118 und eine Glimmerscheibe 120 als isolierendes Material zum Vorspannen (Zwingen) des Gateanschlusses 116 zu dem zentralen Gateabschnitt 23 hin unterstützt bzw. gehaltert. Der Gateanschluss 116 nimmt über eine Gatezuleitung 122 von einer externen Steuerschaltungsanordnung (nicht gezeigt) ein Steuersignal entgegen und liefert dieses zu jeder der Gateelektroden 22 des Halbleiterelementes 1.

Weiterhin beinhaltet der GTO-Thyristor 100 der Ausführungsform einen hohlen isolierenden Zylinder 124 aus isolierendem Material, wie z.B. Keramik, mit oberen und unteren Enden 126, 136. Der GTO-Thyristor 100 weist ebenfalls scheibenförmige Kathoden- und Anoden-Flansche 128, 138 auf, von denen jeder eine Öffnung hat, die radial durch einen äußeren Umfang und einen inneren Umfang begrenzt werden. Der radial äußere Umfang der Kathoden- und Anodenflansche 128, 138 ist an dem oberen und unteren Ende 126, 136 des isolierenden Zylinders 124 befestigt und der radial innere Umfang derselben ist an den Seiten der Kathoden- und Anodenanschlüsse 112, 132 befestigt. Weiterhin ist zum Verbessern der Spannungsfestigkeit ein isolierendes Schutzteil 140 an dem Umfang des Halbleiterelementes 1 vorgesehen.

Die Komponenten des GTO-Thyristors 100 einschließlich des so verkörperten Halbleiterelementes 1, die Kathoden- und Anoden-Thermopufferplatten 110, 130, der Kathoden- und Anoden-Anschluss 112, 132, der Gatanschluss 116, die Gatezuleitung 122 und das isolierende Schutzteil 140 sind innerhalb eines Raumes untergebracht, der durch den isolierenden Zylinder 124 und den Kathoden- und den Anodenflansch 128, 138 begrenzt wird und mit Inertgas gefüllt ist.

Bei der Kontakt-Typ-Halbleitervorrichtung 100 sind der Kathoden- und der Anodenanschluss 112, 132 aneinander gedrückt zum Sicherstellen einer elektrischen Verbindung zwischen der Kathoden-Thermopufferplatte 110 und den Kathodenelektroden 12, zwischen der Anoden-Thermopufferplatte 130 und der Anodenelektrode 42, und zwischen dem Gateanschluss 116 und dem zentralen Gateabschnitt 23 des Halbleiterelementes 1.

Gemäß dem so aufgebauten GTO-Thyristor 100 bewirkt ein an den Gateanschluss 116 (und die Gateelektrode 22) angelegtes Gatesignal den Schaltvorgang des Halbleiterelementes 1, während eine Treibespannung zwischen dem Kathodenanschluss 112 und dem Anodenanschluss 132 (d.h. zwischen jeder der Kathodenelektroden 12 und der Anodenelektrode 42 des Halbleiterelementes 1) anliegt.

Nun Bezug nehmend auf das Flussdiagramm von 3 und die Querschnittsansichten von 4 bis 12 wird hier im Detail ein Herstellungsprozess des Halbleiterelementes 1 und der Schichtstruktur des Halbleiterelementes 1, die durch den Prozess hergestellt wird, beschrieben.

In dem Flussdiagramm von 3 wird bei Schritt STO1 von

3 ein Siliziumsubstrat (Siliziumwafer) 30, der mit n-Typ-Verunreinigungen dotiert ist, vorbereitet. Bei diesem Beispiel wird ein Siliziumwafer verwendet, der eine (100)-Kristallorientierung hat. In das n-Siliziumsubstrat wird Bor (B) als Verunreinigung von der oberen Oberfläche und der unteren Oberfläche 30, 32 desselben eingebracht, woraufhin eine Wärmebehandlung bei einer Temperatur von ungefähr 1.250°C für ungefähr 120 Stunden (ST02) durchgeführt wird. Dies führt zur Ausbildung einer p-Basisschicht (PB-Schicht) 20 und einer p-Emitterschicht (PE-Schicht) 40 auf der oberen und unteren Oberfläche des Siliziumsubstrates (NB-Schicht) 30. Sowohl die PB-Schicht 20 als auch die PE-Schicht 40 haben eine Dicke von beispielsweise ungefähr 90 &mgr;m.

Nachdem Phosphor (P), beispielsweise aus einem Phosphid, in die PB-Schicht 20 eingebracht wurde, wird eine Wärmebehandlung des Siliziumwafers bei einer Temperatur von ungefähr 1.250°C für ungefähr 25 Stunden (ST03) durchgeführt, so dass eine n-Emitterschicht (NE-Schicht) 10 auf der PB-Schicht 20 ausgebildet wird, wie in 6 veranschaulicht. Die NE-Schicht 10 hat eine Dicke von beispielsweise ungefähr 25 &mgr;m. Es sollte beachtet werden, dass während des obigen Wärmebehandlungsschrittes auf der oberen Oberfläche der NE-Schicht 10 eine Siliziumdi-Oxidschicht (nicht gezeigt) ausgebildet wird, welche als ein Grundmaterial einer Maske verwendet wird, die bei dem nächsten Ätzschritt verwendet wird, wie weiter unten beschrieben werden wird.

Wie in 7 dargestellt, wird die NE-Schicht 10 selektiv geätzt (ST04). Insbesondere wird eine typische Fotolithographietechnik zum Ausbilden eines Foto-Resists in den Bereichen R1 auf der NE-Schicht 10 entsprechend dem Layout der Kathodenelektroden (ebenfalls als "Abscheidungsbereiche" bezeichnet, auf denen die Kathodenelektroden später abgeschieden werden), verwendet. Unter Verwendung des Foto-Resists als Maske und eines geeigneten Ätzmittels, wie zum Beispiel verdünnter Flusssäure, wird die Siliziumdioxidschicht auf der NE-Schicht 10 selektiv geätzt und danach der Foto-Resist weggespült. Danach wird die auf der NE-Schicht 10 verbliebene Siliziumdioxidschicht als eine Maske zum Ätzen der freiliegenden NE-Schicht 10 (und zu einem gewissen Ausmaß ebenfalls der PB-Schicht 20) verwendet mit einem Ätzmittel in Gestalt einer Mischung aus Flusssäure und Salpetersäure (Mischungsverhältnis 4:50) bei einer Temperatur von ungefähr 10°C für ungefähr 5 Minuten. Dies bewirkt, dass die NE-Schicht 10 in dem Bereich R1 verbleibt, ohne geätzt zu werden, und in dem Bereich R2 (ebenfalls als ein "Nichtabscheidungsbereich" bezeichnet) gründlich entfernt wird, so dass die Deckfläche 24 der PB-Schicht 20 freigelegt wird. Dadurch wird ein Stufenabschnitt 18 definiert, der eine geneigte Oberfläche 16 zur kontinuierlichen Verbindung zwischen der Deckfläche 14 der NE-Schicht 10 und der Deckfläche 24 der PB-Schicht 20 beinhaltet. Mit anderen Worten, die geneigte Oberfläche 16 hat eine erste geneigte Oberfläche der NE-Schicht 10 und eine zweite geneigte Oberfläche der PB-Schicht 20. Ein vertikaler Abstand (Niveauunterschied) L zwischen der Deckfläche 14 der NE-Schicht 10 und der Deckfläche 24 der PB-Schicht 20 ist beispielsweise ungefähr 30 &mgr;m.

Als nächstes wird eine Passivierungsschicht 50 aus Siliziumdioxid (SiO2), die in 7 gezeigt ist, auf der geneigten Oberfläche 16 ausgebildet, die kontinuierlich die Deckflächen 14, 24 der NE-Schicht bzw. der PB-Schicht 10, 20 verbindet (ST05). (Es sollte beachtet werden, dass 8 bis 13, 16 bis 17 vergrößerte Querschnittsansichten eines Abschnittes sind, der in 7 mit einer gestrichelten Linie eingekreist ist, wobei aus Gründen der Klarheit die NB-Schicht 30 und die PE-Schicht (die unterste Schicht) 40 nicht dargestellt sind.).

Insbesondere werden die NE-Schicht und die PB-Schicht 10, 20 oxidiert zum Ausbilden einer Siliziumdioxidschicht über die Deckfläche des Siliziumsubstrates hinweg, d.h. auf der Deckfläche 14 der NE-Schicht 10 und der Deckfläche 24 der PB-Schicht 20, die eine Tiefe von ungefähr 2 &mgr;m aufweist. Mittels einer typischen Fotolithographietechnik wird eine Fotomaske lediglich auf der geneigten Oberfläche 16 ausgebildet zum Ätzen der Siliziumdioxidschicht mit verdünnter Flusssäure (Flusssäure : reines Wasser = 1 : 6). Dies bildet die Passivierungsschicht 50 auf der geneigten Oberfläche 16 aus.

Unter Verwendung einer gewöhnlich verwendeten Aluminium-Sputter-Vorrichtung (nicht gezeigt) wird weiterhin eine Aluminiumschicht 55 über die Oberfläche des Siliziumsubstrates hinweg abgeschieden, d.h. auf der NE-Schicht 10, der PB-Schicht 20 und der Passivierungsschicht 50, wie in 9 gezeigt (ST06). Die Aluminiumschicht 55 hat eine Dicke von beispielsweise ungefähr 10 &mgr;m.

Es ist wichtig zu beachten, dass, wenn Aluminium auf dem Siliziumsubstrat abgeschieden wird, Aluminiumatome mit hoher Energie auf die NE-Schicht 10 und die PB-Schicht 20 auftreffen zum Ausbilden von Aluminium-Silizium-Legierungsschichten (Halbleiterlegierungsschichten) 15, 25 mit einer Dicke von ungefähr 1 &mgr;m angrenzend an die Deckflächen 14, 24 der NE- und PB-Schichten 10, 20 unter der Aluminiumschicht 55.

Unter Verwendung der typischen Fotolithographietechnik wird wiederum ein Foto-Resist auf der Aluminiumschicht 55 ausgebildet, der die Bereiche bedeckt, welche dem Layout der Gateelektrode 22 und der Kathodenelektroden 12 des Halbleiterelementes 1 entsprechen. Dann wird der Foto-Resist als eine Maske verwendet zum Ätzen der Aluminiumschicht 55 mit Phosphorsäure für 15 Minuten bei verringertem Druck (ungefähr 70 Torr), so dass die Kathodenelektrode 12 und die Gateelektrode 22 wie in 10 veranschaulicht definiert werden (ST07).

Gemäß der vorliegenden Erfindung werden die Kathodenelektrode 12 und die Gateelektrode 22 so ausgebildet, dass sie von der Passivierungsschicht 50 mit den Abständen (Breiten) w1 bzw. w2 beabstandet sind. Die Breiten w1 bzw. w2 können beispielsweise in einem Bereich zwischen ungefähr 10 &mgr;m bis ungefähr 20 &mgr;m liegen. Die Aluminium-Silizium-Legierungsschichten 15, 25 werden jedoch nicht ausgehend von den Deckflächen 14, 24 der NE- und PB-Schichten 10, 20 geätzt und kontaktieren dadurch die Passivierungsschicht 50. Nach der Ausbildung der Kathodenelektrode 12 und der Gateelektrode 22 bildet weiterhin ein Aluminium-Sputtern auf der unteren Oberfläche des Siliziumsubstrates (d.h. der PE-Schicht 40) die Anodenelektrode 42 aus.

Weiterhin beinhaltet das Halbleiterelement 1 der Ausführungsform der vorliegenden Erfindung einen zurückgesetzten Abschnitt (erster zurückgesetzter Abschnitt) 60 in der NE-Schicht 10 zwischen der Kathodenelektrode 12 und der Passivierungsschicht 50 und einen weiteren zurückgesetzten Abschnitt (zweiter zurückgesetzter Abschnitt) 70 in der PB-Schicht 20 zwischen der Gateelektrode 22 und der Passivierungsschicht 50. Mit anderen Worten, der erste und der zweite zurückgesetzte Abschnitt 50, 60 des Halbleiterelementes 1 sind so entworfen, dass die Aluminium-Silizium-Legierungsschichten 15, 25 zwischen der Passivierungsschicht 50 und den Kathoden-/Gateelektroden 12 bzw. 22 entfernt werden. Zum Ausbilden der zurückgesetzten Abschnitte 50, 60 von 10 werden die NE-Schicht 10 und die PB-Schicht 20 geätzt unter Verwendung der Kathodenelektrode 12, der Gateelektrode 22 und der Passivierungsschicht 50 als Maske mit einem Ätzmittel in Gestalt einer Mischung aus Flusssäure und Salpetersäure (Mischungsverhältnis 4:50) bei Raumtemperatur für ungefähr 20 Sekunden (ST08).

Da, wie oben beschrieben, durch die vertieften Abschnitte 50, 60 die Aluminium-Silizium-Legierungsschichten 15, 25 zwischen der Passivierungsschicht 50 und den Kathoden-/Gateelektroden 12, 22 entfernt werden sollen, weist jeder der vertieften Abschnitte 50, 60 eine Tiefe d1 bzw. d2 auf, die größer ist als die Dicke der Aluminium-Silizium-Legierungsschichten 15, 25, d.h. ungefähr 1 &mgr;m. Vorzugsweise sind die Tiefen d1 und d2 der vertieften Abschnitte 60, 70 größer als ungefähr 3 &mgr;m. Es wurde jedoch beobachtet, dass die Passivierungsschicht 50 abgelöst werden konnte, wenn die Tiefen d1 und d2 größer als ungefähr 5 &mgr;m waren. Deshalb sollten die Tiefen d1 und d2 innerhalb eines Bereiches zwischen ungefähr 1 &mgr;m und ungefähr 5 &mgr;m gewählt werden, vorzugsweise zwischen ungefähr 3 &mgr;m und ungefähr 5 &mgr;m.

Schließlich wird eine Polyimidschicht 80 abgeschieden, welche die Gateelektrode 22 bedeckt, zum Erhalt des Halbleiterelementes 1 der vorliegenden Erfindung (ST09).

Als nächstes wird Bezug nehmend auf 12 bis 15 eine Spannungsfestigkeit in Sperrrichtung des Halbleiterelementes 1 gemäß der vorliegenden Erfindung hier beschrieben werden im Vergleich zu einem bekannten Halbleiterelement. Das bekannte Halbleiterelement von 13 hat einen Schichtaufbau ähnlich zu jenem der vorliegenden Erfindung von 12, ausgenommen, dass es nicht die vertieften Abschnitte in der NE-Schicht 10 und der PB-Schicht 20 zwischen der Passivierungsschicht 15 und den Kathoden-/Gate-Elektroden 12, 22 aufweist, und abgesehen davon, dass die Aluminium-Silizium-Diffusionsschichten 15, 25 die Passivierungsschicht 50 kontaktieren.

14 und 15 sind Diagramme, in denen der in Sperrrichtung zwischen der Kathodenelektrode 12 und der Gateelektrode 22 fließende Strom aufgetragen ist, wenn eine Sperrspannung anliegt (v-I-Kennlinie der Halbleiterelemente von 12 bzw. 13).

Wie in 14 deutlich dargestellt ist, welche die V-I-Kennlinie der vorliegenden Erfindung zeigt, wird beobachtet, dass im Wesentlichen kein Strom zwischen der Kathodenelektrode 12 und der Gateelektrode 22 fließt bis die Sperrspannung die Durchbruchsspannung erreicht (beispielsweise ein Sperrstrom von 0 mA bei einer Sperrspannung von 25 V). Damit weist das Halbleiterelement der vorliegenden Erfindung eine ziemlich gute Spannungsfestigkeit in Sperrrichtung auf. Im Gegensatz dazu fließt in 15, welche die V-I-Kennlinie des bekannten Halbleiterelementes zeigt, ein Leckstrom zwischen der Kathodenelektrode 12 und der Gateelektrode 22, bevor die Sperrspannung die Durchbruchsspannung erreicht (beispielsweise ein Sperrstrom von 25 mA bei der Sperrspannung von 25 V).

Im Allgemeinen ist an einer Grenzfläche zwischen dem Halbleitermaterial und dem isolierenden Material eine Gitterstruktur des Halbleitermaterials diskontinuierlich, so dass ein Grenzflächenenergienniveau bzw. Oberflächenenergieniveau zwischen dem Valenzband und dem Leitungsband des Halbleitermaterials definiert ist. Weiterhin können thermisch angeregte Ladungsträger (Löcher und Elektronen) über das Grenzflächenenergieniveau vom Valenzband in das Leitungsband gelangen und verursachen einen Leckstrom, welcher als ein "Grenzflächenleckstrom" bezeichnet wird. Somit ist bei der Ausführungsform das Grenzflächenenergieniveau an der Passivierungsschicht 50 und dem Siliziumsubstrat (d.h. der NE-Schicht 10 und der PB-Schicht 20) definiert.

Da, wieder Bezug nehmend auf 13, welche das bekannte Halbleiterelement zeigt, die Passivierungsschicht 50, die Aluminium-Silizium-Legierungsschichten 15, 25 kontaktiert, werden die Ladungsträger (Löcher 52 und Elektronen 54) von den Kathoden- und Gate-Elektroden 12, 22 über die Legierungsschichten 15, 25 dem Grenzflächenenergieniveau zugeführt, wenn die Sperrspannung zwischen den Kathoden- und Gate-Elektroden 12, 22 anliegt. Hieraus resultierend verursacht bei dem bekannten Halbleiterelement von 13 die zwischen den Kathoden- und Gate-Elektroden 12, 22 anliegende Sperrspannung, dass der Grenzflächenleckstrom zwischen diesen über das Grenzflächenenergieniveau fließt, wie in 15 dargestellt. Da im Gegensatz hierzu bei dem Halbleiterelement 1 von 12 die vertieften Abschnitte 60, 70 auf der NE- bzw. der PB-Schicht 10, 20 zwischen der Passivierungsschicht 50 und den Kathoden-/Gate-Elektroden 12, 22 ausgebildet sind, können die Ladungsträger nicht dem Grenzflächenenergieniveau von den Kathoden- und Gate-Elektroden 12, 22 über die Legierungsschichten 15, 25 zugeführt werden. Deshalb wird ein Fließen des Oberflächenleckstroms bzw. Grenzflächenleckstroms zwischen den Kathoden- und Gate-Elektroden 12, 22 über das Grenzflächenenergieniveau verhindert.

Da gemäß der vorliegenden Erfindung der Grenzflächenleckstrom zwischen den Kathoden- und Gate-Elektroden 12, 22 herabgedrückt wird für einen korrekten Abschaltzeitpunkt (Abschaltpunkt) und einen geeigneten Betrag des Gate-Ansteuerstromes kann somit ein zuverlässiger Schaltvorgang des Halbleiterelementes, so wie entworfen, realisiert werden.

Wie oben bereits angedeutet, sollen die vertieften Abschnitte 60, 70 der vorliegenden Erfindung die Zufuhr der Ladungsträger 52, 54 von den Kathoden- und Gateelektroden 12, 22 zu dem Grenzflächenenergieniveau abschneiden, wodurch der Grenzflächenleckstrom unterdrückt wird. Deshalb kann das Halbleiterelement 1 so entworfen sein, dass der vertiefte Abschnitt 60 lediglich auf der NE-Schicht 10 zwischen der Passivierungsschicht 50 und der Kathodenelektrode 12 ausgebildet ist. Alternativ ist der vertiefte Abschnitt 70 lediglich auf der PB-Schicht 20 zwischen der Passivierungsschicht 50 und der Gateelektrode 22 zum Unterdrücken des Grenzflächenleckstroms ausgebildet.

Obwohl in der obigen Beschreibung zur Veranschaulichung des Prozesses des Halbleiterelementes 1 ein n-Typ-Halbleitersubstrat verwendet wurde, kann als Grundmaterial für die Herstellung des Halbleiterelementes 1 ein anderes Halbleitersubstrat eines unterschiedlichen Leitungstyps (P-Typ) verwendet werden, wobei jede der Schichten, wie z.B. die NE-Schicht 10, die PB-Schicht 20, die NB-Schicht 30 und die PE-Schicht 40 einen entgegengesetzten Leitungstyp zu dem oben beschriebenen aufweist.


Anspruch[de]
Halbleiterelement mit:

einer ersten Halbleiterschicht (20) eines ersten Leitungstyps, die einen Nichtabscheidungsbereich (R2) und einen Abscheidungsbereich (R1) aufweist, wobei die erste Halbleiterschicht eine erste Deckfläche (24) auf dem Nichtabscheidungsbereich aufweist;

einer zweiten Halbleiterschicht (10) eines zweiten Leitungstyps auf dem Abscheidungsbereich der ersten Halbleiterschicht, wobei die zweite Halbleiterschicht eine zweite Deckfläche (14) aufweist,

einer ersten und einer zweiten Elektrodenschicht (22, 12) auf der ersten und zweiten Deckfläche der ersten bzw. zweiten Halbleiterschicht (20, 10), wobei die erste und die zweite Halbleiterschicht eine geneigte Oberfläche (16) zur kontinuierlichen Verbindung zwischen der ersten und der zweiten Deckfläche derselben definieren, und

einer isolierenden Schicht (50) auf der geneigten Oberfläche, die von zumindest einer der ersten und zweiten Elektrodenschichten (22, 12) beabstandet ist,

wobei zumindest eine der ersten und zweiten Halbleiterschichten (20, 10) einen vertieften Abschnitt (60, 70) zwischen der entsprechenden der ersten und zweiten Elektrodenschichten (22, 12) und der isolierenden Schicht (50) aufweist.
Halbleiterelement nach Anspruch 1, bei dem die isolierende Schicht (50) zumindest von entweder der ersten oder der zweiten Elektrodenschicht um 10 &mgr;m oder mehr beabstandet ist. Halbleiterelement nach Anspruch 1 oder 2, bei dem der vertiefte Abschnitt (60, 70) eine Tiefe in einer Richtung senkrecht zu der ersten bzw. zweiten Deckfläche (24, 14) der ersten bzw. zweiten Halbleiterschicht (20, 10) aufweist, welche in einen Bereich zwischen 1 &mgr;m und 5 &mgr;m fällt. Halbleiterelement nach einem der Ansprüche 1 bis 3, das weiterhin aufweist:

eine dritte Halbleiterschicht (40) des ersten Leitungstyps, die eine obere und eine untere Oberfläche aufweist,

eine dritte Elektrodenschicht (42) auf der unteren Oberfläche der dritten Halbleiterschicht (40),

eine vierte Halbleiterschicht (30) des zweiten Leitungstyps auf der oberen Oberfläche der dritten Halbleiterschicht (40) ,

wobei die erste Halbleiterschicht auf der dritten Halbleiterschicht abgeschieden ist.
Halbleiterelement nach einem der Ansprüche 1 bis 4,

bei dem die isolierende Schicht (50) von sowohl der ersten als auch der zweiten Elektrodenschicht (22, 12) beabstandet ist, und

bei der sowohl die erste als auch die zweite Halbleiterschicht den vertieften Abschnitt zwischen der entsprechenden ersten bzw. zweiten Elektrodenschicht (22, 12) und der isolierenden Schicht (50) aufweisen.
Halbleiterelement nach einem der Ansprüche 1 bis 5, das weiterhin eine erste und eine zweite Halbleiterlegierungsschicht (25, 15) unter der ersten bzw. zweiten Elektrodenschicht (24, 14) aufweist.






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