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Dokumentenidentifikation DE69932564T2 25.10.2007
EP-Veröffentlichungsnummer 0000959497
Titel Herstellungsverfahren für eine ultradünne, elektrostatische SOI-Entladungsschutzvorrichtung
Anmelder Sharp K.K., Osaka, JP;
Sharp Microeletronics Technology, Inc., Camas, Wash., US
Erfinder Hsu, Sheng Teng, Camas, Washington 98607, US
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Aktenzeichen 69932564
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 18.03.1999
EP-Aktenzeichen 993021088
EP-Offenlegungsdatum 24.11.1999
EP date of grant 02.08.2006
Veröffentlichungstag im Patentblatt 25.10.2007
IPC-Hauptklasse H01L 21/84(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse H01L 27/12(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
Gebiet der Erfindung

Diese Erfindung bezieht sich auf die Bildung von Größtintegrationsschaltungen (VLSI, very large scale integrated circuits) und von Ultrahöchstintegrationsschaltungen (ULSI, ultra large integrated circuits) auf einem Substrat des Typs "Silicium auf einem Isolator" (SOI, Silicon-on-Insulator); etwa ein Substrat des Typs "Separation durch Sauerstoffimplantation" (SIMOX, Separation by Implantation of Oxygen), und insbesondere auf die Herstellung von Vorrichtungen, die einen ausreichenden elektrostatischen Entladungsschutz aufweisen.

Hintergrund der Erfindung

VLSI-Strukturen (Größtintegrationsschaltungsstrukturen) und ULSI-Strukturen (Ultrahöchstintegrationsschaltungsstrukturen) wachsen fortgesetzt hinsichtlich der Anzahl einzelner Vorrichtungen, die als Teil der integrierten Schaltung hergestellt werden, während gleichzeitig die Vorrichtungsgeometrie verkleinert wird, was nicht nur die Verringerung der Fläche, die durch die Vorrichtung bedeckt wird, sondern auch eine Verringerung der Dicke der oberen Siliciumschicht zur Folge hat. Bekannte elektrostatische Entladungsvorrichtungen (ESD, electrostatic discharge) des Standes der Technik, die auf der oberen Lage aus einer Siliciumschicht gebildet sind, sind als Seitenvorrichtungen konstruiert. Im Ergebnis wird die aktive Fläche von derartigen ESD-geschützten Vorrichtungen verringert, was einen schlechten ESD-Schutz zur Folge hat. Falls die ESD-Schutzvorrichtungen auf dem Substrat des SOI-Wafers hergestellt werden, wird das Verfahren kompliziert und dauert länger, wodurch es kostenaufwändiger wird, eine derartige Vorrichtung herzustellen.

US 5,534,459 offenbart ein Verfahren zum Herstellen eines strukturierten SOI-Substrats. Dieses Verfahren umfasst eine Strukturierung (patterning) einer Oxidschicht, die auf einem Siliciumsubstrat gebildet ist, Injektion von Fremdionen (impurity ions) in die frei liegenden Teile des Substrats und Aufwachsenstrats Fremdionen diffundieren. Weitere Schritte haben die Bildung einer vertieften Isolationsschicht auf dem Substrat und eine epitaktische Schicht auf einer derartigen vertieften Isolationsschicht zur Folge. Hierauf werden auf dem SOI-Substrat Vorrichtungen gebildet. Zudem wird auf das Dokument EP-A-0147249 des Standes der Technik hingewiesen.

Zusammenfassung der Erfindung

In Übereinstimmung mit der Erfindung wird ein Verfahren gemäß Anspruch 1 geschaffen.

Bevorzugte weitere Merkmale der Erfindung sind in den Ansprüchen 2 bis 4 dargelegt.

Kurzbeschreibung der Zeichnung

1 ist ein vergrößerter Schnitt von vorn von einem ersten Schritt bei der Bildung von drei Vorrichtungen auf einem Substrat gemäß der Erfindung.

2 stellt einen nachfolgenden Schritt bei der Bildung von ESD-geschützten Vorrichtungen dar.

3 stellt die Anordnung der Vorrichtungen nach einem Schritt des anisotropen Ätzens des Randschichtoxids dar.

4 ist ein vergrößerter Schnitt von vorn von Vorrichtungen, die in Übereinstimmung mit der Erfindung nach einem Schritt eines selektiven epitaktischen Aufwachsens von Silicium konstruiert worden sind.

5 ist ein vergrößerter Schnitt von vorn von den Vorrichtungen, die in Übereinstimmung mit der Erfindung konstruiert worden sind, nachdem die Siliciumschichten richtig dotiert worden sind.

6 ist ein vergrößerter Schnitt von vorn von den Vorrichtungen, die in Übereinstimmung mit der Erfindung nach einer n+- und p+-Ionenimplantation konstruiert worden sind.

7 ist ein vergrößerter Schnitt von vorn, der repräsentative Beispiele von ESD-geschützten Vorrichtungen zeigt, die gemäß der Erfindung gebildet wurden.

Ausführliche Beschreibung der bevorzugten Ausführungsform

Die Struktur von Vorrichtungen, die gemäß der Erfindung konstruiert werden, erfordert keine besondere Materialvorbereitung. Es wird angenommen, dass die Dicke des ultraflachen Siliciums auf einem Isolator (SOI) so dünn ist, dass für die Vorrichtung eine erhöhte Source- oder Drain-Struktur erforderlich ist. Diese Annahme trifft mit Sicherheit für die Situation zu, in der die obere Siliciumschicht dünner als 50 nm ist, und für das Verfahren ist die Silicidbildung der Source- oder Drain-Elektroden nicht erforderlich.

Zu Beginn enthält in 1 ein Substrat 10, das bei der bevorzugten Ausführungsform ein Substrat des Typs "Separation durch Sauerstoff-Implantation" (SIMOX-Substrat) ist, eine Siliciumschicht 12, die ein Einkristall-Silicium ist, und eine Oxidschicht 14. Die Dicke der Oxidschicht 14 liegt zwischen 100 nm und 300 nm.

In der folgenden Beschreibung wird die Konstruktion von drei Vorrichtungen repräsentativ für die Struktur und das Verfahren der Erfindung dargestellt. Ein nMOS-Transistor 16, ein n-Kanal-Rückschnapp-MOS-Transistor 18 (n channel snapback MOS transistor) und ein p+/n/p/n+-Silicium-gesteuerter Gleichrichter (SCR) 20 sind dargestellt. Weitere Vorrichtungen wie etwa gategesteuerte Dioden, Zener-Dioden und bipolare Transistoren können ebenfalls in Übereinstimmung mit dem Verfahren der Erfindung konstruiert werden.

Das Substrat wird anfangs durch bekannte Techniken vorbereitet, um aktive Bereiche zu bilden, die voneinander isoliert sind. Dies kann entweder durch eine LOCOS- oder durch eine Mesa-Struktur erfolgen. LOCOS ist ein lokales Oxidationsverfahren, das verwendet wird, um einen Bereich einer Vorrichtung zu isolieren. Die in 1 gezeigte Struktur zeigt mehrere aktive Bereiche, wie sie nach einer Mesa-Isolierung auftreten.

Als nächster Schritt erfolgt eine Kanal-Ionenimplantation oder eine Dotierung, die die Bildung einer n-Siliciuminsel 26 und von p-Siliciuminseln 22, 24 und 28 zur Folge hat. Um die n-Insel zu bilden, werden Arsen-Ionen bei einer Energie zwischen 10 keV und 50 keV bei einer Konzentration zwischen 1 · 1012 cm–2 bis 5 · 1013 cm–2 implantiert. Um p-Inseln zu bilden, werden BF2-Ionen bei einer Energie zwischen 10 keV und 40 keV bei einer Konzentration zwischen 1 · 1012 cm–2 bis 5 · 1013 cm–2 implantiert. Diese Implantation findet statt, um eine genaue Schwellenwertspannung zwischen 0,3 Volt und 0,7 Volt für die MOS-Transistor-Herstellung bereitzustellen. Zusätzlich bildet dies die Basis für den ESD-Schutz der Vorrichtungen in einem nachfolgenden Schritt.

In 2 sorgt nun die Gate-Oxidation für eine Oxidschicht 30, 32 und 34, die hier auch als isolierte Bereiche bezeichnet werden, über den zuvor dotierten Siliciuminseln. Eine Polysiliciumschicht wird durch CVD abgeschieden und dotiert, um einen n+-Bereich zu bilden, der letztendlich eine Gate-Elektrode 36 werden soll. Bei der bevorzugten Ausführungsform werden Phosphor-Ionen bei einer Energiehöhe von 40 keV und 120 keV bei einer Konzentration zwischen 1 · 1015 cm–2 bis 1 · 1016 cm–2 implantiert. Alternativ kann das Polysilicium gleichzeitig mit der Source-/Drain-Ionenimplantation dotiert werden, die hier einen späteren Schritt darstellt. Die Struktur wird mit Photolack bedeckt und geätzt, um eine Gate-Elektrode 36 zu bilden, woraufhin der Photolack entfernt wird. Die dotierten Bereiche werden hier auch als selektiv leitende Bereiche bezeichnet.

In 3 wird nun eine Oxidschicht 38 durch CVD abgeschieden und anisotrop geätzt, um ein Randschichtoxid an dem Polysilicium-Gate 36 zu bilden. Die Siliciumschichten 40, 42 und 44 (4) wachsen durch selektive epitaktische Verfahren auf, bei denen das Silicium nur auf anderen Silicium- und Polysiliciumschichten aufwächst. Die neu aufgewachsenen Siliciumschichten sind nicht dotiert.

Der nächste Schritt bei der Bildung der ESD-geschützten Vorrichtungen ist die Diffusion. Dies ist der einzige zusätzliche Verfahrensschritt, der für die Herstellung der ESD-Vorrichtung gemäß der Erfindung erforderlich ist. Die Struktur wird bei einer Temperatur im Bereich von 850 °C bis 1150 °C für eine Dauer im Bereich von 30 Minuten bis drei Stunden erhitzt. Dadurch erfolgt eine Umverteilung der Dotierung in den Siliciuminseln 22, 24, 26 und 28 in die epitaktisch abgeschiedenen Siliciumschichten 40, 42 und 44, was dotierte Siliciumbereiche 46 ergibt, die eine Kombination aus den zuvor identifizierten Bereichen 22 und 40 sind, den Bereich 48, der eine Kombination der zuvor identifizierten Bereiche 24 und 42 ist, den Bereich 50, der eine Kombination der zuvor identifizierten Bereiche 26 und 44 ist, und den Bereich 52, der eine Kombination der zuvor identifizierten Bereiche 28 und 44 ist. Die Gesamtdotierung in dem Kanalbereich liegt in der Größenordnung von 1 · 1012 cm–2. Wenn die Dotierung gleichmäßig verteilt ist, liegt folglich die Dotierungsdichte der oberen Siliciumschicht und der epitaktischen Siliciumschicht in der Größenordnung zwischen 5 · 1016 cm–3 bis 10 · 1017 cm–3.

In 6 werden zusätzliche Schichten und Strukturen hergestellt. In dem Fall der beschriebenen drei Vorrichtungen wird die Struktur mit Photolack bedeckt, um sie für eine n+- und p+-Ionenimplantation abzudecken, was n+-Bereiche 54, 56, n+-Bereiche 58, 60 und einen p+-Bereich 62 und einen n+-Bereich 64 ergibt.

Nun wird durch CVD über die gesamte Struktur eine Oxidschicht 66 abgeschieden. Die Struktur wird mit Photolack bedeckt, um das Ätzen für Kontaktlöcher und eine Metallisierung vorzusehen, was die Metallkontakte 68, 70, 72, 74, 76, 78 und 80 ergibt. Es wird angemerkt, dass im Fall eines Snapback-nMOS 18 die Metall-Gatevorrichtung eine einzige Elektrode aufweist, die mit dem Gate und der Source verbunden ist.

Die Stromumschlagskapazität (current handling capacity) einer pn-Verbindung dieser Struktur ist:

mal größer als die einer Struktur des Standes der Technik. Im Fall einer oberen Siliciumschicht mit 25 nm Dicke, die eine 100 nm dicke selektive EPI-Schicht aufweist, beträgt die Stromumschlagskapazität (current handling capacity) der Vorrichtung das Fünffache von jener einer Struktur des Standes der Technik, die auf dem gleichen Oberflächenbereich hergestellt wurde. Eine dickere selektiv epitaktische Schicht kann verwendet werden, wenn ein größerer Schutz oder eine kleinere ESD-Vorrichtungsfläche erforderlich sind.

Obwohl hier lediglich der Snapback-nMOS- und der SCR-Bereich gezeigt wurden, können alle anderen ESD-Vorrichtungen durch Hinzunehmen des hier beschriebenen Diffusionsschritts hergestellt werden. Falls ein Salicid-Verfahren (= "Self aligned Silicide"-Verfahren, Verfahren zum Selbstausrichten von Silicid) erforderlich ist, muss eine zusätzliche Maske verwendet werden, um die Silicidbildung der ESD-Vorrichtung zu verhindern. Wenn sie richtig hergestellt wurde, ist der Serienwiderstand für ein selektives EPI-Verfahren mit erhöhter Source-/Drain von 100 nm niedrig genug, dass das Salicid-Verfahren die Leistungsfähigkeit der Vorrichtung nicht erheblich verbessert.


Anspruch[de]
Verfahren zum Bilden einer ESD-geschützten Vorrichtung auf einem ultradünnen SOI-Substrat, mit den folgenden Schritten:

Vorbereiten isolierter aktiver Bereiche auf einem Substrat (10), das eine Einkristall-Siliciumschicht (12) und eine Oxidschicht (14) auf der Einkristall-Siliciumschicht aufweist, Dotieren der isolierten aktiven Bereiche mit Dotierstoffen, um wahlweise leitende Bereiche (22, 24, 26, 28) in den isolierten aktiven Bereichen zu bilden, und Bilden von Oxidschichten (30, 32, 34) über den dotierten isolierten aktiven Bereichen;

epitaktisches Aufwachsenlassen einer Siliciumschicht (40, 42, 44) auf den wahlweise leitenden Bereichen nach der Entfernung der Oxidschicht; und

nach dem epitaktischen Aufwachsenlassen der Siliciumschicht Erhitzen des Substrats, um den Dotierstoff aus den dotierten, wahlweise leitenden Bereichen in die epitaktisch aufgewachsene Siliciumschicht umzuverteilen, was dotierte Siliciumbereiche (46, 48, 50, 52) ergibt, die eine Kombination aus den dotierten, wahlweise leitenden Bereichen und dem epitaktisch aufgewachsenen Silicium sind.
Verfahren nach Anspruch 1, bei dem der Schritt des Erhitzens des Substrats das Erhitzen auf eine Temperatur im Bereich von 850 °C bis 1150 °C für eine Dauer im Bereich von 30 Minuten bis drei Stunden enthält. Verfahren nach Anspruch 2, bei dem das Dotieren der isolierten aktiven Bereiche des Substrats enthält: Implantieren von BF2-Ionen, um in den aktiven Bereichen leitende Bereiche des p-Typs zu bilden, mit einer Energie im Bereich von 10 keV bis 40 keV mit einer Dosis im Bereich von 1 · 1012 cm–2 bis 5 · 1013 cm–2 und bei dem der Schritt des Erhitzens des Substrats die Dotierstoffe so umverteilt, dass eine Dotierdichte von Ionen in den dotierten, wahlweise leitenden Bereichen und in den Bereichen der epitaktisch aufgewachsenen Siliciumschicht, die mit den implantierten Bereichen kombiniert sind, im Bereich von 5 · 1016 cm–3 bis 10 · 1017 cm–3 geschaffen wird. Verfahren nach Anspruch 2, bei dem das Dotieren der isolierten aktiven Bereiche des Substrats enthält: Implantieren von Arsenionen, um in den aktiven Bereichen leitende Bereiche des n-Typs zu bilden, mit einer Energie im Bereich von 10 keV bis 50 keV mit einer Dosis im Bereich von 1 · 1012 cm–2 bis 5 · 1013 cm–2, und bei dem der Schritt des Erhitzens des Substrats die Dotierstoffe so umverteilt, dass eine Dotierdichte von Ionen in den dotierten, wahlweise leitenden Bereichen und in den Bereichen der epitaktisch aufgewachsenen Siliciumschicht, die mit den implantierten Bereichen kombiniert sind, im Bereich von 5 · 1016 cm–3 bis 10 · 1017 cm–3 geschaffen wird.






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