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Dokumentenidentifikation DE602004004533T2 15.11.2007
EP-Veröffentlichungsnummer 0001634375
Titel PHASENMISCHSCHALTUNG MIT VERZÖGERTEM REGELKREIS
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder HAN, Jonghee, Cary, North Carolina 27513, US;
KIM, Pill, Jung, Cary, North Carolina 27519, US
DE-Aktenzeichen 602004004533
Vertragsstaaten DE, FR, GB, IE, IT
Sprache des Dokument EN
EP-Anmeldetag 30.09.2004
EP-Aktenzeichen 047870704
WO-Anmeldetag 30.09.2004
PCT-Aktenzeichen PCT/EP2004/010941
WO-Veröffentlichungsnummer 2005048455
WO-Veröffentlichungsdatum 26.05.2005
EP-Offenlegungsdatum 15.03.2006
EP date of grant 24.01.2007
Veröffentlichungstag im Patentblatt 15.11.2007
IPC-Hauptklasse H03L 7/081(2006.01)A, F, I, 20070102, B, H, EP
IPC-Nebenklasse H03K 5/13(2006.01)A, L, I, 20070102, B, H, EP   

Beschreibung[de]
Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich im Allgemeinen auf Integrierte-Schaltung-Vorrichtungen und insbesondere auf Verzögerungsregelschleifen, die bei Integrierte-Schaltung-Vorrichtungen verwendet werden.

Beschreibung der verwandten Technik

Verzögerungsregelschleifen (DLL) werden bei einer großen Vielzahl von Integrierte-Schaltung- (IC-) Vorrichtungen verwendet, um Ausgangssignale mit periodischen Eingangssignalen zu synchronisieren. In anderen Worten ist das Ziel der DLL, die Phasendifferenz zwischen den Eingangs- und Ausgangssignalen nahe Null einzustellen. 1 veranschaulicht eine exemplarische DLL-Schaltung 100, die konfiguriert ist, um ein Ausgangstaktsignal CKOUT mit einem Eingangstaktsignal CKIN zu synchronisieren.

Wie es dargestellt ist, umfasst die DLL-Schaltung 100 im Allgemeinen eine Verzögerungsleitung 102, einen Phasendetektor 104, eine Steuerlogik 106 und einen Phasenmischer 108. Der Phasendetektor 104 vergleicht die Phase von CKOUT mit CKIN und erzeugt ein Signal an die Steuerlogik 106, das die Verzögerungsleitung 102 und den Phasenmischer 108 basierend auf der erfassten Phasendifferenz einstellt. Die Steuerlogik 106 kann eine beliebige geeignete Schaltungsanordnung, wie z. B. Schieberegister oder Register eines beliebigen anderen Typs, umfassen, um die Verzögerungsleitung 102 und den Phasenmischer 108 zu steuern, um CKIN ausreichend zu verzögern, um CKOUT zu synchronisieren. In anderen Worten kann die Steuerlogik 106 die Verzögerungsleitung 102 und den Phasenmischer 108 derart steuern, dass die Verzögerung zwischen CKIN und CKOUT im Wesentlichen gleich einem Vielfachen ihrer Taktperiode ist.

Wie es in 2 veranschaulicht ist, kann die Verzögerungsleitung 102 viele Verzögerungsblöcke 110 umfassen, wobei jeder eine einzelne Einheitsverzögerung darstellt. Abgriffe 112 können zwischen jedem Verzögerungsblock 110 bereitgestellt sein, was ermöglicht, dass unterschiedliche verzögerte Versionen von CKIN ausgewählt werden. Zum Beispiel entspricht das Signal V1 an Abgriff 1121 CKIN verzögert um eine Einheitsverzögerung. Deshalb kann die Gesamtverzögerung durch die Verzögerungsleitung 102 durch ein Auswählen der ein oder mehr geeigneten Abgriffe 112 zur Ausgabe von der Verzögerungsleitung 102 gesteuert werden. Normalerweise ist die Einheitsverzögerung gleich der Ausbreitungsverzögerung von ein oder zwei Invertern, die bei dem Verzögerungsblock 110 verwendet werden.

Leider kann diese Einheitsverzögerungszeit zu grob (groß) sein, um die Phasenauflösung zu liefern, die benötigt wird, um CKIN und CKOUT für Hochgeschwindigkeitsanwendungen angemessen zu synchronisieren. Somit kann der Phasenmischer 108 konfiguriert sein, um feinere Phaseneinstellungen zu liefern, als es die Einheitsverzögerungen der Verzögerungsleitung 102 zulassen. Wie es dargestellt ist, kann der Phasenmischer 108 als Eingabe frühe und späte phasenverzögerte Signale VE bzw. VL nehmen, die normalerweise eine Einheitsverzögerung voneinander getrennt sind. Zum Beispiel können VE und VL von benachbarten Abgriffen 1121 bzw. 112i+1 der Verzögerungsleitung 102 erhalten werden. Der Phasenmischer 108 erzeugt dann ein Ausgangssignal (z. B. in diesem Fall CKOUT), das eine Zwischen- (oder „Misch-") Phase zwischen der Phase der Signale VE und VL aufweist.

3A veranschaulicht eine exemplarische Schaltungskonfiguration eines Phasenmischers 108, der konfiguriert ist, um vier Signale zu erzeugen, die bezüglich der Phase etwa 90° voneinander getrennt sind. In anderen Worten sind, wie es in 3B veranschaulicht ist, die Signale gleich um T/4 verteilt, wobei T die Einheitsverzögerung ist, die bei der Verzögerungsleitung 102 verwendet wird, die VE und VL trennt. Das gewünschte Signal kann für eine Ausgabe über Schalter 150 ausgewählt werden, die z. B. durch die Steuerlogik 106 gesteuert werden, die in 1 gezeigt ist. Wie es dargestellt ist, können Signale VBL2, VBL2 und VBL3 jedes durch ein Mischen von VE und VL über ein entsprechendes Paar von Mischinvertern 130 erzeugt werden, wobei jedes Paar einen Inverter 130E zum Empfangen des Frühsignals VE und einen Inverter 130L zum Empfangen des Spätsignals VL umfasst. Wenn die Ausgangssignale dieser Mischinverter 130 den Schwellenpegel von Komparatoren 1401-3 erreichen, werden die Ausgangssignale VBL2, VBL2 und VBL3 erzeugt.

Ein Erzeugen eines Mischphasensignals kann unter Bezugnahme auf die Transistordarstellung eines Paars von Mischinvertern 130, die in 4A gezeigt sind, und das entsprechende Zeitdiagramm von 4B beschrieben werden. Bei T1 sind sowohl VE als auch VL niedrig, und beide PMOS-Transistoren PE und PL der Inverter 130E und 130L sind angeschaltet, während NMOS-Transistoren NE und NL der Inverter 130E und 130L ausgeschaltet sind. Folglich ist das (invertierte) Ausgangssignal VBLI anfangs logisch hoch.

Bei T2 wird das Frühsignal VE aktiviert, wobei PE aus- und NE angeschaltet wird, während PL an bleibt. Somit wird der Spannungspegel von VBLI durch die Transistor-An-Widerstände (Stromansteuerung) von PL und NE bestimmt. Bei T3 wird eine Einheitsverzögerung, nachdem VE aktiviert worden ist, VL aktiviert, wobei PL aus- und NL angeschaltet wird, wodurch VBLI auf den vollen niedrigen Logikpegel getrieben wird. Obwohl dies nicht gezeigt ist, erfolgt ein ähnliches Umschalten, wenn VE und VL deaktiviert werden. Wenn z. B. VE deaktiviert wird, wird PE angeschaltet und NE wird ausgeschaltet, während NL an bleibt, der Spannungspegel von VBLIwird durch die Transistor-An-Widerstände (Stromansteuerung) von PE und NL bestimmt. Schließlich wird VL deaktiviert, wobei PL an- und NL ausgeschaltet wird, wodurch VBLI zu dem vollen hohen Logikpegel zurückgebracht wird.

Im Allgemeinen gilt, dass die Verzögerung zwischen VBLI und VE umso kleiner ist, je stärker der Ansteuerstrom für den Frühinverter 130E relativ zu dem Spätinverter 130L ist. Somit können die relativen Ansteuerströme jedes Paars von Mischinvertern 130 variiert werden (z. B. durch ein Variieren des Verhältnisses der Vorrichtungsbreiten), um die unterschiedlichen Phasensignale zu erreichen. Beispielsweise sollten, um VBLI nur T/4 später als VE zu erzeugen, die Vorrichtungsbreiten des Frühinverters 130E größer sein als die Vorrichtungsbreiten des Spätinverters 130L. Um VBLI T/2 später als VE zu erzeugen, sollten die Vorrichtungsbreiten des Früh- und des Späterinverters in etwa gleich sein. Um VBL3 3*T/4 von VE entfernt zu erzeugen, sollten die Vorrichtungsbreiten des späteren Inverters 130L größer sein als die Vorrichtungsbreiten des Frühinverters 130E.

Obwohl dieser Typ von Mischschaltung eine Feinphaseneinstellung von Signalen von der Verzögerungsleitung 102 liefert, weist die Schaltung eine Anzahl von Nachteilen auf. Zum Beispiel kann ein Bestimmen der Größen von Mischinvertern mit angemessener Präzision, um Phasensignale zu erzeugen, die eine gewünschte Auflösung aufweisen, eine schwierige Aufgabe sein. Außerdem weist, wie es in 3A dargestellt ist, jedes Paar von Phasenmischinvertern 130 eine oder mehr Stromquellen (z. B. PE und PL) und seinen eigenen Komparator 140 auf. Obwohl das veranschaulichte Beispiel nur vier Ausgänge aufweist, kann eine reale Anwendung mehrere Ausgänge mehr oder mehrere kaskadierte Stufen aufweisen. Folglich kann die große Anzahl von Invertern und Komparatoren eine erhebliche Menge Strom verbrauchen.

Die US-A-6,115,439 offenbart eine freilaufende Digitalphasenregelschleife, die ein variables Verzögerungselement aufweist. Eine Grobverzögerungsleitung wird durch eine Mehrzahl von Verzögerungselementen gebildet, und mittels eines Schalters werden die Eingangsseite eines ausgewählten Verzögerungselements sowie die Ausgangsseite des ausgewählten Verzögerungselements mit einem Feinverzögerungselement verbunden, um ein erstes Signal und ein zweites Signal an das Feinverzögerungselement zu liefern. Das erste Signal wird an einen Puffer geliefert, und parallel zu diesem Puffer kann eine Mehrzahl von Kondensatoren mittels eines Steuersignals geschaltet werden. Gleichermaßen wird das zweite Signal an einen Puffer angelegt, zu dem auch eine Mehrzahl von Kondensatoren parallel geschaltet werden kann. Die beiden Leitungen sind an einem Kommutator verbunden, zum Leiten der Flanke eines Taktsignals, das zuerst ankommt. Jeder der Kondensatoren erhöht die Verzögerung der Ausbreitung durch den Verzögerungsweg leicht.

Es ist die Aufgabe der vorliegenden Erfindung, verbesserte Techniken und Schaltungskonfigurationen zur Feineinstellung eines Signals zu liefern, das durch eine DLL-Schaltung erzeugt wird.

Diese Aufgabe wird durch eine Phasenmischschaltung gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 15 erreicht.

Gemäß einem weiteren Aspekt liefert die vorliegende Erfindung eine Verzögerungsregelschleifenschaltung, die die erfindungsgemäße Phasenmischschaltung aufweist.

Gemäß einem weiteren Aspekt liefert die vorliegende Erfindung einen dynamischen Direktzugriffsspeicher, der die Verzögerungsregelschleifenschaltung aufweist, die die erfindungsgemäße Phasenmischschaltung aufweist.

Zusammenfassung der Erfindung

Ausführungsbeispiele der vorliegenden Erfindung liefern im Allgemeinen verbesserte Techniken und Schaltungskonfigurationen zur Feineinstellung eines Signals, das durch eine DLL-Schaltung erzeugt wird.

Ein Ausführungsbeispiel liefert eine Phasenmischschaltung zum Erzeugen einer Mehrzahl von Signalen, die sich bezüglich der Phase relativ zu einem Frühphasensignal unterscheiden. Die Phasenmischschaltung umfasst im Allgemeinen eine Stromquelle, die einen gemeinsamen Ausgangsknoten aufweist, ein oder mehr Verzögerungselemente und ein oder mehr Schalter, um eines oder mehr der Verzögerungselemente selektiv mit dem gemeinsamen Ausgangsknoten der Stromquelle zu koppeln, wobei eine Zeit, die benötigt wird, damit ein Spannungspegel an dem gemeinsamen Ausgangsknoten nach einer Aktivierung des Frühphasensignals unter einen Schwellenpegel fällt, davon abhängt, welche der ein oder mehr Verzögerungselemente mit dem gemeinsamen Ausgangsknoten gekoppelt sind.

Ein weiteres Ausführungsbeispiel liefert eine Phasenmischschaltung zum Erzeugen einer Mehrzahl von Signalen, die sich bezüglich der Phase relativ zu einem Frühphasensignal unterscheiden. Die Phasenmischschaltung umfasst im Allgemeinen eine Stromquelle, die einen gemeinsamen Ausgangsknoten und einen Steuereingang zum Sperren der Stromquelle aufweist, wenn ein Spätphasensignal, das dem Frühphasensignal nacheilt, aktiviert ist, einen Komparator, der einen Eingang aufweist, der mit dem gemeinsamen Ausgangsknoten der Stromquelle gekoppelt ist, eine Mehrzahl von Verzögerungselementen, einen Weg für einen Stromfluss von dem gemeinsamen Ausgangsknoten, wenn das Frühphasensignal aktiviert ist, und eine Mehrzahl von Schaltern, um eines oder mehr der Verzögerungselemente selektiv mit dem Ausgangsknoten der Stromquelle zu koppeln, zum Variieren der Zeit, die benötigt wird, damit ein Spannungspegel des gemeinsamen Ausgangsknotens infolge eines Stromflusses durch den Weg unter einen Schwellenpegel fällt.

Ein weiteres Ausführungsbeispiel liefert eine Verzögerungsregelschleifenschaltung zum Erzeugen eines Ausgangssignals, das mit einem Eingangssignal ausgerichtet ist. Die Verzögerungsregelschleifenschaltung umfasst im Allgemeinen eine Verzögerungsleitung zum Liefern von Phasensignalen, die relativ zu dem Eingangssignal um eine oder mehr Einheitsverzögerungen verzögert sind, eine Phasenmischschaltung zum Erzeugen eines Mischphasensignals, das eine Phase zwischen Früh- und Spätphasensignalen aufweist, die durch die Verzögerungsleitung geliefert werden, wobei die Phasenmischschaltung eine Stromquelle und ein oder mehr Verzögerungselemente zum selektiven Koppeln mit einem gemeinsamen Ausgangsknoten der Stromquelle aufweist, wobei eine Zeit, die benötigt wird, damit ein Spannungspegel an dem gemeinsamen Ausgangsknoten nach einer Aktivierung des Frühphasensignals unter einen Schwellenpegel fällt, davon abhängt, welche der ein oder mehr Verzögerungselemente mit dem gemeinsamen Ausgangsknoten gekoppelt sind, und eine Steuerlogik, die konfiguriert ist, um einen Versatz zwischen den Eingangs- und Ausgangssignalen zu überwachen und basierend auf dem Versatz ein oder mehr Steuersignale zu erzeugen, um die Früh- und Spätsignale auszuwählen, die an die Phasenmischschaltung geliefert werden, und um eines oder mehr der Verzögerungselemente selektiv mit dem gemeinsamen Ausgangsknoten zu koppeln.

Ein weiteres Ausführungsbeispiel liefert eine Dynamischer-Direktzugriffsspeicher- (DRAM-) Vorrichtung, die im Allgemeinen ein oder mehr Speicherelemente und eine Verzögerungsregelschleifenschaltung zum Synchronisieren von Daten, die von den ein oder mehr Speicherelementen ausgegeben werden, mit einem Taktsignal umfasst. Die Verzögerungsregelschleifenschaltung umfasst im Allgemeinen (i) eine Verzögerungsleitung, (ii) eine Phasenmischschaltung, die eine Stromquelle und ein oder mehr Verzögerungselemente zum selektiven Koppeln mit einem gemeinsamen Ausgangsknoten der Stromquelle aufweist, wobei eine Zeit, die benötigt wird, damit ein Spannungspegel an dem gemeinsamen Ausgangsknoten nach einer Aktivierung eines Frühphasensignals, das durch die Verzögerungsleitung geliefert wird, unter einen Schwellenpegel fällt, davon abhängt, welche der ein oder mehr Verzögerungselemente mit dem gemeinsamen Ausgangsknoten gekoppelt sind, und (iii) eine Steuerlogik, die konfiguriert ist, um einen Versatz zwischen den Eingangs- und Ausgangssignalen zu überwachen und basierend auf dem Versatz ein oder mehr Steuersignale zu erzeugen, um das Frühsignal auszuwählen, das durch die Verzögerungsleitung an die Phasenmischschaltung geliefert wird, und um eines oder mehr der Verzögerungselemente selektiv mit dem gemeinsamen Ausgangsknoten zu koppeln.

Ein weiteres Ausführungsbeispiel liefert ein Verfahren zum Erzeugen eines Phasensignals, das eine Phase zwischen Phasen eines Frühsignals und eines Spätsignals aufweist. Das Verfahren umfasst im Allgemeinen ein Koppeln des Frühsignals mit einem Steuereingang von ein oder mehr Schaltern, um einen Weg für einen Stromfluss von einem gemeinsamen Ausgangsknoten einer Stromquelle durch die ein oder mehr Schalter zu liefern, wenn das Frühsignal aktiviert ist, und ein Schließen von ein oder mehr Schaltern, um ein oder mehr Verzögerungselemente selektiv mit dem gemeinsamen Ausgangsknoten der Stromquelle zu koppeln, wobei eine Zeit, die benötigt wird, damit ein Spannungspegel des gemeinsamen Ausgangsknotens infolge des Stromflusses unter einen Schwellenpegel fällt, davon abhängt, welche der ein oder mehr Schalter geschlossen sind.

Kurze Beschreibung der Zeichnungen

Damit die Art und Weise, auf die die oben genannten Merkmale, Vorteile und Aufgaben der vorliegenden Erfindung erreicht werden, im Detail verstanden werden kann, ist eine genauere Beschreibung der Erfindung, die im Vorhergehenden kurz zusammengefasst ist, unter Bezugnahme auf die Ausführungsbeispiele derselben verfügbar, die in den angehängten Zeichnungen dargestellt sind.

Es sei jedoch darauf hingewiesen, dass die angehängten Zeichnungen nur typische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht so angesehen werden sollen, dass dieselben ihren Schutzbereich einschränken, da die Erfindung andere gleichermaßen effektive Ausführungsbeispiele zulassen kann.

1 veranschaulicht eine exemplarische Verzögerungsregelschleifen- (DLL-) Schaltung.

2 veranschaulicht eine exemplarische Verzögerungsleitung gemäß dem Stand der Technik.

3A bis 3B veranschaulichen eine exemplarische DLL-Mischer- schaltung bzw. ein entsprechendes Zeitdiagramm gemäß dem Stand der Technik.

4A bis 4B veranschaulichen ein exemplarisches Schema eines Inverterpaars der DLL-Mischerschaltung von 3 bzw. ein entsprechendes Zeitdiagramm.

5 veranschaulicht eine exemplarische Dynamischer-Direktzugriffsspeicher- (DRAM-) Vorrichtung, die eine Dynamische-Regelschleife- (DLL-) Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet.

6 ist ein Flussdiagramm exemplarischer Operationen zum Synchronisieren von Eingangs- und Ausgangssignalen unter Verwendung der DLL-Schaltung von 5.

7A bis 7B veranschaulichen eine exemplarische DLL-Mischer schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

7C veranschaulicht ein exemplarisches Zeitdiagramm, das der DLL-Mischerschaltung der 7A-7B entspricht.

8 veranschaulicht eine exemplarische DLL-Mischerschaltung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.

Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele

Ausführungsbeispiele der vorliegenden Erfindung liefern im Allgemeinen verbesserte Techniken und Schaltungskonfigurationen für Feinphaseneinstellungen z. B. bei einer Verzögerungsregelschleifen- (DLL-) Schaltung. Anstatt eine oder mehr unterschiedliche Stromquellen zu verwenden, um jedes Feineinstellungsphasensignal zu erzeugen, wie im Stand der Technik (z. B. die Transistoren PE und PL bei jedem Paar von Mischinvertern 130 von 1), können Ausführungsbeispiele der vorliegenden Erfindung Mehrphasensignale aus einer einzigen Stromquelle erzeugen. Um Signale mit unterschiedlichen Phasen zu erzeugen, können unterschiedliche Verzögerungselemente, die die Zeitgebung eines Signals variieren, das durch ein Schalten der Stromquelle erzeugt wird, selektiv mit der Stromquelle gekoppelt werden. Infolgedessen können Schaltungskonfigurationen der vorliegenden Erfindung einfacher zu entwerfen und einfacher herzustellen sein, weniger nutzbare Fläche belegen und weniger Strom verbrauchen.

Wie derselbe hier verwendet wird, bezieht sich der Begriff Stromquelle im Allgemeinen auf einen beliebigen Typ von Vorrichtung, die verwendet wird, um den notwendigen Strom zu liefern, um ein Signal zu erzeugen, wie z. B. ein Schalttransistor (z. B. ein PFET oder NFET), der mit einer Quellenleistungsversorgungsleitung (z. B. VDD) gekoppelt ist. Die hier beschriebenen Techniken und Schaltungskonfigurationen können bei einer großen Vielzahl von Anwendungen verwendet werden, um die Phase eines erzeugten Signals einzustellen. Um jedoch das Verständnis zu erleichtern, bezieht sich die folgende Beschreibung auf Ausführungsbeispiele, die die Techniken und Schaltungskonfigurationen bei einer DLL-Schaltung eines dynamischen Direktzugriffsspeichers (DRAM) als ein bestimmtes, jedoch nicht einschränkendes Anwendungsbeispiel verwenden.

Eine exemplarische DRAM-Vorrichtung

5 veranschaulicht eine exemplarische Dynamischer-Direktzugriffsspeicher- (DRAM-) Vorrichtung 500, die eine Dynamische-Regelschleife- (DLL-) Schaltung 510 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet. Eine typische Anforderung von DRAM-Spezifikationen besteht darin, dass Daten von Speicherarrays 540 an Ausgangsleitungen DQ[0:N] an der ansteigenden Flanke (und bei Doppeldatenratenvorrichtungen der abfallenden Flanke) eines extern gelieferten Taktsignals (CLK) verfügbar sind. In einigen Fällen kann der DRAM ein Datenfreigabesignal DQS liefern, das auch mit CLK synchronisiert sein sollte, das anzeigt, dass die Daten verfügbar sind.

Ein Lösungsansatz, um DQ oder DQS mit CLK zu synchronisieren, bestünde darin, Treiberschaltungen 530 mit CLK zu takten. Eine Anzahl von Elementen kann jedoch zu einer Phasenverzögerung zwischen CLK am Eingang der Vorrichtung und CLK, das an der Treiberschaltung 530 ankommt, beitragen, wie z. B. ein Eingangspuffer 502 und Verbindungsleitungen, die verwendet werden, um CLK durch die Vorrichtung 500 auszubreiten. Schwankungen bei Herstellungsprozessen, Temperatur und Betriebstaktfrequenzen können zu weiteren Verzögerungen beitragen. Somit kann eine Taktung der Treiberschaltung 530 direkt mit CLK ein unerwünschter Versatz zwischen CLK und DQ- oder DQS-Signalen sein, der das gültige Ausgangsdatenfenster verringern kann.

Die DLL-Schaltung 510 kann jedoch verwendet werden, um die DQS- und DQ-Signale mit dem CLK-Signal durch die Einführung einer künstlichen Verzögerung von CLK zu synchronisieren. Somit kann die DLL-Schaltung 510 verwendet werden, um das gültige Ausgangsdatenfenster durch ein Synchronisieren der Ausgabe von Daten mit sowohl der ansteigenden als auch der abfallenden Flanke eines Ausgangstaktes CKOUT (gleichphasig mit CLK), der verwendet wird, um die Treiberschaltungen 530 zu takten, zu vergrößern. Wie es dargestellt ist, kann die DLL-Schaltung 510 eine Verzögerungsleitung 512, einen Phasendetektor 504 und eine Steuerlogik 506 umfassen. Wie bei herkömmlichen DLL-Schaltungen kann die Verzögerungsleitung 512 eine Kette von relativ groben Einheitsverzögerungen umfassen und kann verwendet werden, um Grobphaseneinstellungen vorzunehmen, während der Phasenmischer 520 verwendet werden kann, um feinere Phaseneinstellungen vorzunehmen.

Ein Betrieb der DLL-Schaltung 510 und des Phasenmischers 530 kann unter Bezugnahme auf 6 beschrieben werden, die ein Flussdiagramm von exemplarischen Operationen 600 zum Synchronisieren von Eingangs- und Ausgangssignalen darstellt. Zum Beispiel können die Operationen 600 über die Steuerlogik 506 durchgeführt werden, um die Verzögerungsleitung 512 und den Phasenmischer 530 während einer Initialisierungssequenz der DLL (z. B. Hochfahren oder Verlassen eines Selbstauffrischungsmodus) zu steuern. Die Operationen 600 können auch kontinuierlich durchgeführt werden, um „Laufzeit"-Einstellungen bei CKOUT vorzunehmen, um z. B. Veränderungen der Frequenz bei CLK oder Veränderungen der Verzögerung desselben aufgrund einer sich verändernden Temperatur zu kompensieren.

In jedem Fall beginnen die Operationen 600 bei Schritt 602 durch ein Überwachen eines Versatzes (Phasendifferenz) zwischen CKIN und CKOUT Zum Beispiel kann die Steuerlogik 506 ein oder mehr Signale überwachen, die durch den Phasendetektor 504 erzeugt werden, die die Phasendifferenz zwischen CKIN und CKOUT anzeigen. Bei Schritt 604 wird eine Grobverzögerung eingestellt, um Früh- und Spätsignale zu erzeugen, die bezüglich der Phase CKIN vorauseilen und nacheilen. Zum Beispiel kann die Steuerlogik 506 ein oder mehr Steuersignale erzeugen, um benachbarte Abgriffe der Verzögerungsleitung 512 auszuwählen, um Früh- und Spätsignale VE und VL (die sich z. B. bezüglich der Phase um eine Verzögerungseinheit unterscheiden) dem Phasenmischer 530 zuzuführen.

Bei Schritt 606 werden ein oder mehr Verzögerungselemente selektiv mit einem gemeinsamen Knoten einer Stromquelle gekoppelt, um CKOUT zu erzeugen, der eine Phase bei oder zwischen dem Früh- und Spätsignal aufweist. Zum Beispiel kann der Phasenmischer 520 ein oder mehr Verzögerungselemente 526 umfassen, die selektiv mit einem gemeinsamen Ausgangsknoten 526 einer Stromquelle 522 gekoppelt werden können. Wie es im Folgenden genauer beschrieben wird, können die Verzögerungselemente 524 verwendet werden, um die Zeit zu variieren, die benötigt wird, damit ein Spannungspegel an dem gemeinsamen Knoten 526 einen Schwellenschaltspannungspegel eines Komparators 528 erreicht, nachdem das Frühsignal VE aktiviert worden ist.

Falls CKIN und CKOUT ausgerichtet sind, wie es bei Schritt 608 (z. B. basierend auf einer Rückkopplung von dem Phasendetektor 504) bestimmt wird, wird die DLL bei Schritt 610 als verriegelt angesehen. Ansonsten kehren die Operationen 600 zu Schritt 606 zurück, um die ein oder mehr Verzögerungselemente 524, die mit dem gemeinsamen Knoten 526 der Stromquelle 520 gekoppelt sind, zu variieren. Die Operationen 606-608 können wiederholt werden, bis CKIN und CKOUT ausgerichtet sind. Bei einigen Ausführungsbeispielen können Feineinstellungen vorgenommen werden durch ein anfängliches Koppeln der ein oder mehr Verzögerungselemente 524 mit dem gemeinsamen Knoten 526, die zu der kleinsten Verzögerung führen (z. B. CKOUT in Phase mit dem Frühsignal VE), und ein Wechseln der gekoppelten Verzögerungselemente 524 bei jedem Durchgang, um die Verzögerung zu steigern, bis CKIN und CKOUT ausgerichtet sind.

Exemplarische DLL-Mischerschaltungen

Die Verzögerungselemente 524 können beliebige geeignete Schaltungskomponenten aufweisen, die die Zeit zwischen der Aktivierung des Frühsignals VE und dem Schalten des Komparators 140 beeinflussen. Zum Beispiel kann, wie es in 7A veranschaulicht ist, ein Phasenmischer 720 ein oder mehr Transistoren 150 als Verzögerungselemente umfassen. Die Transistoren 150 können mit einem gemeinsamen Knoten 726 einer Stromquelle 722 (PMOS-Transistor PL) über ein oder mehr Schalter 160 gekoppelt werden. Zum Beispiel können die ein oder mehr Schalter 160 über Signale, die durch eine DLL-Steuerlogik erzeugt werden, während einer Feinphaseneinstellung (z. B. Schritte 606-608 von 6) von CKOUT geöffnet oder geschlossen werden. Die Transistoren 150 können die Schaltzeit des Komparators 140 durch ein Variieren des effektiven Widerstands des Stromweges von dem gemeinsamen Knoten 726 variieren, wenn das Frühsignal VE aktiviert ist.

Zum Beispiel veranschaulicht 7B den Phasenmischer 720, wobei der Schalter SE geschlossen ist, um einen Stromweg durch den Transistor NE zu liefern, wenn das Frühphasensignal VE aktiviert ist. 7C veranschaulicht ein exemplarisches Zeitdiagramm für das Frühsignal VE (702), das Spätsignal VL (704) und das (invertierte) Mischsignal VBLI 706, wenn der Schalter SE geschlossen ist. Wie es dargestellt ist, gibt es bei Zeitpunkt T1, wenn sowohl VE als auch VL deaktiviert sind, keinen Stromweg zu Masse, und der gemeinsame Knoten 726 ist auf VDD vorgeladen. Wenn das Frühsignal VE zu einem Zeitpunkt T2 aktiviert wird (Linie 702), liefert NE einen Stromweg von dem gemeinsamen Knoten 726 zu Masse. Somit hängt vor der Aktivierung des Spätsignals VL zu einem Zeitpunkt T3 der Spannungspegel von VBLI von den effektiven Anschaltwiderständen von PL und NE ab. Wenn das Spätsignal aktiviert worden ist, wird PL abgeschaltet, und NL wird angeschaltet, und der gemeinsame Knoten 726 wird durch sowohl NE als auch NL entladen.

Somit bestimmen die Abmessungen von PL, NL und NE (sowie die Ausgangskapazität an dem gemeinsamen Knoten 726) den Zeitpunkt, zu dem VBLI die Schaltschwellenspannung des Komparators 140 überquert. Dementsprechend können die Abmessungen von PL, NL und NE in dem Bemühen ausgewählt werden, sicherzustellen, dass CKOUT mit dem Frühsignal VE phasenausgerichtet ist, wenn der Schalter SE geschlossen ist. Bei einigen Ausführungsbeispielen können die Abmessungen der Transistoren 150 ausgewählt werden, um den effektiven Widerstand jedes Transistors in dem Bemühen zu variieren, CKOUT zu erzeugen, das gleichmäßig verteilte Phasen aufweist (z. B. alle 90°, entsprechend Mischspannungssignalen, die in 3B gezeigt sind).

In anderen Worten können die Abmessungen von N1-N3 in dem Bemühen ausgewählt werden, sicherzustellen, dass CKOUT bezüglich des Frühsignals VE um 90°, 180° und 270° phasenverzögert ist, wenn die Schalter S1, S2 bzw. S3 geschlossen sind. Wie es dargestellt ist, können, da ein effektiver Transistorwiderstand im Allgemeinen umgekehrt proportional zu einer Kanalbreite ist, die Breiten der Transistoren von NE zu N3 abnehmen (z. B. NE = 2 × N1 = 4 × N2 = 8 × N3). Natürlich können bei einigen Ausführungsbeispielen mehrere Transistoren 150 gleichzeitig mit dem gemeinsamen Knoten gekoppelt sein, um die gewünschte Zeitgebung für eine beliebige gegebene Phasenverzögerung zu erreichen, In anderen Worten können die Abmessungen der Transistoren derart ausgewählt werden, dass der effektive Widerstand der Transistoren parallel zu der gewünschten Schaltzeit des Komparators 140 führt.

Im Vergleich weist die Schaltungskonfiguration des DLL-Mischers 720 weniger Komponenten auf und ist viel einfacher als die Schaltungskonfiguration des DLL-Mischers 120 von 3A. Infolgedessen kann es möglich sein, feinere Einstellungen (z. B. mehr als vier Mischphasensignale) innerhalb der gleichen oder einer kleineren Schaltungsfläche zu liefern. Die zusätzlichen Mischphasensignale können durch ein Hinzufügen von zusätzlichen Transistoren 150 oder durch ein Kaskadieren von mehreren Stufen von Mischerschaltungen 720 geliefert werden, wobei z. B. jede aufeinanderfolgende Stufe eine feinere Phasenauflösung liefert. Ferner kann der DLL-Mischer 720 durch das Verwenden einer einzigen Stromquelle 722 und eines einzigen Komparators 140 erheblich weniger Strom als der herkömmliche DLL-Mischer 120 verbrauchen.

Wie es im Vorhergehenden beschrieben ist, kann die Schaltzeit des gemeinsamen Knotens 726 der Stromquelle 722 auch durch seine Ausgangskapazität bestimmt werden, die im Allgemeinen die Eingangskapazität des Komparators 140 und jede andere Kapazität an dem gemeinsamen Knoten 726 umfasst. Somit kann es auch möglich sein, die Phase von CKOUT durch ein Variieren der Kapazität des gemeinsamen Knotens 726 zu variieren.

8 veranschaulicht eine exemplarische DLL-Mischerschaltung 820, bei der die Kapazität an einem gemeinsamen Knoten 826 einer Stromquelle 822 durch ein selektives Koppeln von ein oder mehr Kondensatoren 170 damit variiert wird. In anderen Worten können die ein oder mehr Kondensatoren 170 selektiv gekoppelt werden, um die Entladungsrate des gemeinsamen Knotens 826 durch NE, wenn das Frühsignal VE aktiviert ist, und durch NE und NL, wenn das Spätsignal VL später aktiviert wird, zu variieren.

Somit kann die Größe der Kondensatoren 170 (CE und C1-C3) in dem Bemühen ausgewählt werden, sicherzustellen, dass die Zeit, zu der VBLI die Schaltschwelle des Komparators 140 überquert, den gewünschten Phasensignalen (z. B. VBLE und VBLI – VBL3 von 3B) entspricht. Wie es dargestellt ist, kann, um das früheste Mischsignal VBLE zu erzeugen (z. B. phasengleich mit dem Frühsignal VE), wenn der Schalter SE geschlossen ist, CE der kleinste Kondensator 170 sein. Auf ähnliche Weise können die Größen von C1-C3 inkremental in dem Bemühen erhöht werden, sicherzustellen, dass CKOUT bezüglich des Frühsignals VE um 90°, 180° und 270° phasenverzögert ist, wenn die Schalter S1, S2 bzw. S3 geschlossen sind. Natürlich können bei einigen Ausführungsbeispielen mehrere Kondensatoren 170 gleichzeitig mit dem gemeinsamen Knoten gekoppelt sein, um die gewünschte Zeitgebung für eine beliebige gegebene Phasenverzögerung zu erreichen. In anderen Worten können die Werte der Kondensatoren 170 derart ausgewählt werden, dass die effektive Parallelkapazität (die additiv ist) zu der gewünschten Schaltzeit des Komparators 140 führt.

Bei den Kondensatoren 170 kann es sich um einen beliebigen geeigneten Typ von Kondensatoren handeln, und der genaue Typ kann von dem Typ abhängen, der anderswo an einer Vorrichtung verwendet wird, die die Mischschaltung 820 verwendet. Falls es sich z. B. bei der Vorrichtung um eine DRAM-Vorrichtung handelt, können die Kondensatoren unter Verwendung des gleichen Typs von Prozess hergestellt werden wie Kondensatoren der Speicherzellen (z. B. Tiefgraben- oder gestapelte Kondensatoren), was Gesamtsystemkosten reduzieren kann. Ferner können bei einigen Ausführungsbeispielen die Verzögerungselemente einer Phasenmischschaltung eine Kombination von Kondensatoren und Transistoren umfassen, die mit einer gemeinsamen Stromquelle in einer beliebigen geeigneten Kombination gekoppelt werden können, um eine Mehrzahl von Phasenmischsignalen zu erzeugen, wie es hier beschrieben ist.

Schlussfolgerung

Durch ein selektives Koppeln von ein oder mehr Verzögerungselementen mit einem gemeinsamen Knoten einer Mischschaltung können Ausführungsbeispiele der vorliegenden Erfindung ermöglichen, dass mehrere Mischsignale, die sich bezüglich der Phase von ein oder mehr Referenzsignalen unterscheiden, unter Verwendung einer einzigen Stromquelle erzeugt werden. Somit kann eine Phasenmischschaltung gemäß Ausführungsbeispielen der vorliegenden Erfindung einfacher zu entwerfen und zu implementieren sein als herkömmliche Mischschaltungen, die ein oder mehr getrennte Stromquellen für jedes Mischsignal verwenden, und kann auch weniger Schaltungsfläche belegen und weniger Strom verbrauchen.

Obwohl die vorhergehenden Ausführungen Ausführungsbeispiele der vorliegenden Erfindung betreffen, können andere und weitergehende Ausführungsbeispiele der Erfindung erdacht werden, ohne von dem grundsätzlichen Schutzbereich derselben abzuweichen, und der Schutzbereich derselben wird durch die folgenden Ansprüche bestimmt.


Anspruch[de]
Eine Phasenmischschaltung (520; 720; 820) zum Erzeugen eines Signals, das eine Phase zwischen Phasen eines Frühsignals (VE) und eines Spätsignals (VL) aufweist, die folgende Merkmale aufweist:

einen Komparator (140; 528);

eine Mehrzahl von Verzögerungselementen (524; N1, N2, N3; CE, C1, C2, C3); und

eine Mehrzahl von Schaltern (SE, S1, S2, S3);

gekennzeichnet durch

eine Stromquelle (522; 722; 822), die einen gemeinsamen Ausgangsknoten (526; 726; 826) und einen Steuereingang zum Empfangen des Spätphasensignals (VL), das dem Frühphasensignal (VE) nacheilt, aufweist, wobei die Stromquelle (522; 722; 822) angepasst ist, um gesperrt zu werden, wenn das Spätphasensignal (VL) aktiviert ist; und

einen Weg für einen Stromfluss von dem gemeinsamen Ausgangsknoten (526; 726; 826), wenn das Frühphasensignal (VE) aktiviert ist;

wobei der Komparator (140; 528) einen Eingang aufweist, der mit dem gemeinsamen Ausgangsknoten (526; 726; 826) der Stromquelle (522; 722; 822) gekoppelt ist,

wobei die Mehrzahl von Schaltern (SE, S1, S2, S3) angepasst ist, um eines oder mehr der Verzögerungselemente (524; N1, N2, N3; CE, C1, C2, C3) selektiv mit dem gemeinsamen Ausgangsknoten (526; 726; 826) der Stromquelle (522; 722; 822) zu koppeln, zum Variieren der Zeit, die benötigt wird, damit ein Spannungspegel des gemeinsamen Ausgangsknotens (526; 726; 826) infolge eines Stromflusses durch den Weg unter einen Schwellenschaltpegel des Komparators (140; 528) fällt, und

wobei der Weg für einen Stromfluss zumindest einen Schalter (NE) aufweist, der das Frühphasensignal (VE) als einen Steuereingang empfängt.
Die Phasenmischschaltung (720) gemäß Anspruch 1, dadurch gekennzeichnet, dass der zumindest eine Transistor (NE) eines der Verzögerungselemente (N1, N2, N3) ist, die über einen der Schalter (SE, S1, S2, S3) mit dem gemeinsamen Ausgangsknoten (726) der Stromquelle (722) gekoppelt sind. Die Phasenmischschaltung (720) gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass der zumindest eine Transistor (NE) einen NMOS-Transistor aufweist, und die Stromquelle (722) einen PMOS-Transistor (PL) aufweist. Die Phasenmischschaltung (720) gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Weg für einen Stromfluss ferner zumindest einen Transistor (NL) aufweist, der das Spätphasensignal (VL) als ein Eingangssignal empfängt. Die Phasenmischschaltung (520; 720; 820) gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die ein oder mehr Verzögerungselemente (524; N1, N2, N3; CE, C1, C2, C3) konfiguriert sind, um eine Erzeugung einer Mehrzahl von Signalen zu ermöglichen, die Phasen aufweisen, die durch eine im Wesentlichen gleiche Phase getrennt sind. Die Phasenmischschaltung (720) gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Mehrzahl von Verzögerungselementen (N1, N2, N3) eine Mehrzahl von Transistoren aufweist, die unterschiedliche Abmessungen aufweisen. Die Phasenmischschaltung (720) gemäß Anspruch 6, dadurch gekennzeichnet, dass die Abmessungen der Transistoren derart ausgewählt sind, dass die Phasen der Mehrzahl von Signalen durch eine im Wesentlichen gleiche Phase getrennt sind. Die Phasenmischschaltung (820) gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die ein oder mehr Verzögerungselemente (CE, C1, C2, C3) zumindest einen Kondensator aufweisen, der mit dem gemeinsamen Ausgangsknoten (826) der Stromquelle (822) gekoppelt ist. Die Phasenmischschaltung (820) gemäß Anspruch 8, dadurch gekennzeichnet, dass der zumindest eine Kondensator eine Mehrzahl von Kondensatoren aufweist, die unterschiedliche Kapazitätswerte aufweisen. Die Phasenmischschaltung (820) gemäß Anspruch 9, dadurch gekennzeichnet, dass die Kondensatorwerte derart ausgewählt sind, dass die Phasen der Mehrzahl von Signalen durch eine im Wesentlichen gleiche Phase getrennt sind. Eine Verzögerungsregelschleifenschaltung (510) zum Erzeugen eines Ausgangssignals, das mit einem Eingangssignal ausgerichtet ist, die folgende Merkmale aufweist:

eine Verzögerungsleitung (512) zum Liefern von Phasensignalen, die relativ zu dem Eingangssignal um eine

oder mehr von Einheitsverzögerungen verzögert sind; und

eine Steuerlogik (504);

gekennzeichnet durch

eine Phasenmischschaltung (520; 720; 820) gemäß einem der Ansprüche 1 bis 10 zum Erzeugen eines Mischphasensignals, das eine Phase zwischen Früh- und Spätphasensignalen (VL) aufweist, die durch die Verzögerungsleitung geliefert werden;

wobei die Steuerlogik (504) konfiguriert ist, um einen Versatz zwischen den Eingangs- und Ausgangssignalen (CKIN, CKOUT) zu überwachen und basierend auf dem Versatz ein oder mehr Steuersignale zu erzeugen, um die Früh- und Spätsignale (VE, VL) auszuwählen, die an die Phasenmischschaltung (520; 720; 820) geliefert werden, und um eines oder mehr der Verzögerungselemente (524; N1, N2, N3; CE, C1, C2, C3) selektiv mit dem gemeinsamen Ausgangsknoten (526; 726; 826) zu koppeln.
Die Verzögerungsregelschleifenschaltung gemäß Anspruch 11, dadurch gekennzeichnet, dass die Steuerlogik (504) ferner konfiguriert ist, um:

(a) zu bestimmen, ob die Eingangs- und Ausgangssignale innerhalb einer akzeptierten Toleranz ausgerichtet sind;

(b) andernfalls die ein oder mehr Steuersignale zu modifizieren, um andere ein oder mehr Verzögerungselemente (524; N1, N2, N3; CE, C1, C2, C3) mit dem gemeinsamen Ausgangsknoten (526; 726; 826) zu koppeln; und

(c) die Schritte (a)-(b) zu wiederholen, bis die Eingangs- und Ausgangssignale innerhalb der akzeptierten Toleranz ausgerichtet sind.
Eine Dynamischer-Direktzugriffsspeicher- (DRAM-) Vorrichtung (500), die folgende Merkmale aufweist:

ein oder mehr Speicherelemente (540);

gekennzeichnet durch

eine Verzögerungsregelschleifenschaltung (510) gemäß Anspruch 11 oder 12 zum Synchronisieren einer Datenausgabe von den ein oder mehr Speicherelementen (540) mit einem Taktsignal.
Die DRAM-Vorrichtung gemäß Anspruch 13, dadurch gekennzeichnet, dass die Mehrzahl von Kondensatoren der Mischschaltung (520; 720; 820) von dem gleichen Typ ist wie Kondensatoren, die bei den Speicherelementen (540) verwendet werden. Ein Verfahren zum Erzeugen eines Signals, das eine Phase zwischen Phasen eines Frühsignals (VE) und eines Spätsignals (VL) aufweist, gekennzeichnet durch:

Koppeln des Frühsignals (VE) mit einem Steuereingang von ein oder mehr Schaltern (NE), um einen Weg für einen Stromfluss von einem gemeinsamen Ausgangsknoten (526; 726; 826) einer Stromquelle (522; 722; 822) durch die ein oder mehr Schalter (NE) zu liefern, wenn das Frühsignal (VE) aktiviert ist;

Schließen von ein oder mehr Schaltern (SE, S1, S2, S3) , um ein oder mehr Verzögerungselemente (524; N1, N2, N3; CE, C1, C2, C3) selektiv mit dem gemeinsamen Ausgangsknoten (526; 726; 826) der Stromquelle (522; 722; 822) zu koppeln, wobei eine Zeit, die benötigt wird, damit ein Spannungspegel des gemeinsamen Ausgangsknotens (526; 726; 826) infolge des Stromflusses unter einen Schwellenschaltpegel eines Komparators (140; 528) fällt, der mit dem gemeinsamen Ausgangsknoten (526; 726; 826) der Stromquelle (522; 722; 822) gekoppelt ist, davon abhängt, welche der ein oder mehr Schalter (SE, S1, S2, S3) geschlossen sind; und

Koppeln des Spätsignals (VL) mit einem Steuereingang der Stromquelle (522; 722; 822), um die Stromquelle (522; 722; 822) zu sperren, wenn das Spätsignal (VL) aktiviert ist.
Das Verfahren gemäß Anspruch 15, dadurch gekennzeichnet, dass die ein oder mehr Verzögerungselemente (N1, N2, N3) ein oder mehr Transistoren aufweisen. Das Verfahren gemäß Anspruch 16, dadurch gekennzeichnet, dass die ein oder mehr Schalter (SE, S1, S2, S3) die ein oder mehr Transistoren aufweisen. Das Verfahren gemäß Anspruch 15, dadurch gekennzeichnet, dass die ein oder mehr Verzögerungselemente (CE, C1, C2, C3) ein oder mehr Kondensatoren aufweisen. Das Verfahren gemäß einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass:

das Spätsignal dem Frühsignal um eine Einheitsverzögerung nacheilt; und

die Schalter (SE, S1, S2, S3) und die Verzögerungselemente (524; N1, N2, N3; CE, C1, C2, C3) konfiguriert sind, um das verzögerte Signal zu liefern, das sich bezüglich der Phase von dem Frühsignal um einen Bruchteil der Einheitsverzögerung unterscheidet, wobei der Bruchteil davon abhängt, welche der Schalter (SE, S1, S2, S3) geschlossen sind.






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