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Dokumentenidentifikation DE102006023933A1 29.11.2007
Titel Speichervorrichtung und Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix
Anmelder ATMEL Germany GmbH, 74072 Heilbronn, DE
Erfinder Sörensen, Arno, 81549 München, DE
Vertreter Müller, W., Dipl.-Ing., Pat.-Anw., 69123 Heidelberg
DE-Anmeldedatum 19.05.2006
DE-Aktenzeichen 102006023933
Offenlegungstag 29.11.2007
Veröffentlichungstag im Patentblatt 29.11.2007
IPC-Hauptklasse G11C 16/12(2006.01)A, F, I, 20060519, B, H, DE
Zusammenfassung Speichervorrichtung
- mit einer nicht-flüchtigen Speichermatrix (EEPROM),
- mit einem Treiber (60, 601, 60n, 611, 61m) für eine Programmierung der Speichermatrix (EEPROM), der zum Treiben eines Programmierpotentials (VPP, VSL) mit der Speichermatrix (EEPROM) verbunden ist,
- mit einem flüchtigen Signalspeicher (31, 32) zur Ansteuerung des Treibers (60, 601, 60n, 611, 61m) und
- mit einer veränderbaren Spannungsquelle (50), die mit dem flüchtigen Signalspeicher (31, 32) zur Anpassung einer Ausgangsspannung des flüchtigen Signalspeichers (31, 32) verbunden ist.

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Speichervorrichtung und ein Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix, insbesondere ein elektrisch löschbares programmierbares Nur-Lese-Speicher-(EEPROM)-Matrixfeld oder ein elektrisch programmierbares Nur-Lese-Speicher(EPROM)-Matrixfeld.

Elektrisch löschbare programmierbare Nur-Lese-Speicher werden durch die englische Abkürzung EEPROM oder E2PROM abgekürzt. EEPROMs unter Anwendung der Programmierung durch Injektion heißer Ladungsträger anstelle der Programmierung durch Tunneln nach Fowler-Nordheim sind beispielsweise aus dem US-Patent Nr. 4,698,787 oder der DE 695 22 738 T2 bekannt.

In einem Verfahren zum Programmieren von Speicherzellen wie in den 1 und 2 wird unter Anwendung von Heißkanaltechniken zur Programmierung einer Zelle durch Injektion heißer Ladungsträger eine hohe Spannung an das Steuer-Gate angelegt. Während des Programmierens einer ausgewählten Zelle durch Injektion heißer Ladungsträger sind die an Source, Drain und Steuer-Gate angelegten Spannungen: eine an die Source angelegte Referenzspannung, die gleich der Substratspannung (VSS, die 0 V sein kann) ist; eine an den Drain angelegte erste positive Spannung VBL, etwa +5 V bis +7 V in Bezug auf die Referenzspannung; und eine an das Steuer-Gate angelegte zweite positive Spannung VPP in Bezug auf die Referenzspannung.

Unter diesen Bedingungen ist der Kanal zwischen dem Drain und der Source gut leitend. Elektronen, die den Substrat-Drain-PN-Übergang erreichen, werden zwei elektrischen Feldern in der Matrix (EEPROM) unterworfen, wovon eines mit dem in Sperrrichtung vorgespannten Substrat-Drain-PN-Übergang zusammenhängt und das andere mit der positiven Spannung zwischen dem Steuer-Gate und dem schwebenden Gate zusammenhängt.

Das im Siliziumsubstrat in der Nähe des Substrat-Drain-PN-Übergangs und der Schnittstelle zum schwebenden Gate erzeugte elektrische Feld in der Matrix ist der Hauptfaktor beim Bestimmen der Programmierbarkeit durch Injektion heißer Ladungsträger in Speichern mit schwebendem Gate wie etwa EPROM- und Flash-EPROM-Matrixfeldern. Das elektrische Feld in der Matrix hängt primär von dem Drain-Source-Potential ab, umfasst jedoch auch andere Parameter wie etwa die Dotierungsprofile der Kanalzone und der Drain-Zone.

Ein Typ eines Speichermatrixfeldes mit schwebendem Gate erfordert sowohl eine 5 Volt-Spannungsversorgung als auch eine 12 Volt-Spannungsversorgung, als Versorgungspotentiale. In solchen zweifach versorgten Speichern wird die 12 Volt-Spannung verwendet, um die während der Programmierung benötigte +5 V- bis +7 V-Drain-Spannung VBL zu liefern. Ein anderer Typ eines Speichermatrixfeldes mit schwebendem Gate erfordert eine einzige 5 V-Versorgung. In jenem einfach versorgten Speicher wird die 5 Volt-Spannungsversorgung durch eine Ladungspumpenschaltung gepumpt, um während der Programmierung eine Drain-Spannung VBL zu liefern, die größer als +6 V ist.

Gemäß der DE 695 22 738 T2 kann eine Ladungspumpenschaltung verwendet werden, die die Source einer ausgewählten Zelle auf eine Spannung pumpt, die kleiner als die Spannung am Referenzanschluss der integrierten Speicherschaltung ist. Gleichzeitig wird das Drain-Potential der ausgewählten Zelle auf eine Spannung pumpt, die größer als die Spannung am Versorgungsspannungsanschluss des Speichers ist.

Beispielsweise wird in der DE 695 22 738 T2 aus einer 3 V-Versorgung durch Verwendung einer Ladungspumpenschaltung, die die Source-Spannung auf etwa 1,5 V unter der Spannung am Referenzanschluss dieser 3 V-Versorgung pumpt und gleichzeitig die Drain-Spannung auf 1,5 V über der Spannung am positiven Anschluss dieser 3 V-Versorgung pumpt, eine Drain-Source-Spannung von etwa 6 V erzielt. Die Ladungspumpenschaltung kann außerdem verwendet werden, um die Zellensubstratspannung auf einen Wert zu pumpen, der nahe bei der Source-Spannung liegt oder kleiner als diese ist. Zur Erhöhung der Wirksamkeit der Programmierung wird die Zellensubstratspannung auf einen Wert gepumpt, der kleiner als die Source-Spannung ist.

In 1 ist zur Veranschaulichung des Standes der Technik ein Matrixfeld (EEPROM) aus Speicherzellen gezeigt, die in einem Speicherbaustein integriert sind. Jede Zelle ist ein Transistor 10 mit einer Source 11, einem Drain 12, einem schwebenden Gate 13 und einem Steuer-Gate 14. Jedes Steuer-Gate 14 einer Zeile von Zellen 10 ist mit einer Wortleitung 15 verbunden, wobei jede Wortleitung 15 mit einem Wortleitungsdecodierer 16 verbunden ist.

Jede Source 11 in einer Zeile von Zellen 10 ist mit einer Source-Leitung 17 verbunden. Jeder Drain 12 in einer Spalte von Zellen 10 ist mit einer Drain-Spalte-Leitung 18 verbunden. Jede Source-Leitung 17 ist durch eine den Spalten gemeinsame Leitung 17a mit einem Spaltendecodierer 19 verbunden, und jede Drain-Spalte-Leitung 18 ist mit dem Spaltendecodierer 19 verbunden.

Im Lesemodus dient der Wortleitungsdecodierer 16 in Antwort auf Wortleitungs-Adresssignale über die Leitungen 20R und auf Signale von der Lese/Schreib/Lösch-Steuerschaltung 21 – die beispielsweise ein Mikroprozessor sein kann – dazu, ein vorgegebenes positives Potential VCC (etwa +5 V) an die ausgewählte Wortleitung 15 anzulegen und ein niedriges Potential (Masse oder VSS) an die nicht ausgewählten Wortleitungen 15 anzulegen.

Der Spaltendecodierer 19 dient zum Anlegen eines vorgegebenen positiven Potentials VSEN (etwa +1 V) an wenigstens die ausgewählte Drain-Spalte-Leitung 18 und zum Anlegen eines niedrigen Potentials (0 V) an die Source-Leitung 17. Der Spaltendecodierer 19 dient außerdem in Antwort auf Signale über die Adressleitungen 20D dazu, die ausgewählte Drain-Spalte-Leitung 18 der gewählten Zelle 10 mit dem Dateneingangs-/Datenausgangsanschluss 22 zu verbinden. Der leitende oder nicht-leitende Zustand der mit der ausgewählten Drain-Spalte-Leitung 18 und der ausgewählten Wortleitung 15 verbundenen Zelle 10 wird durch einen mit dem Dateneingangs/Datenausgangsanschluss 22 verbundenen (in 1 nicht gezeigten) Leseverstärker erfasst.

Im Flash-Löschmodus kann der Spaltendecodierer 19 dazu dienen, alle Drain-Spalte-Leitungen 18 schwebend zu steuern (mit einer hohen Impedanz wie etwa Matrixfeldeffekt-Transistoren, die in einen "AUS-Zustand vorgespannt sind, zu verbinden). Der Wortleitungsdecodierer 16 dient beispielsweise dazu, alle Wortleitungen 15 mit einem negativen Potential VEE (etwa –10 V oder 13 V) zu verbinden. Der Spaltendecodierer 19 dient außerdem dazu, an alle Source-Leitungen 17 ein positives Potential VCC (etwa +5 V oder +3 V) anzulegen.

Die Substrat-Isolationswanne W2 von 2 der DE 695 22 738 T2 ist über eine Substrat-Steuerschaltung 23 mit VSS oder 0 V verbunden. Der Wortleitungsdecodierer 16 dient dazu, alle Wortleitungen 15 mit einem negativen Potential VEE (etwa 9 V) zu verbinden.

Der Spaltendecodierer 19 dient außerdem dazu, alle Source-Leitungen 17 und alle Drain-Leitungen 18 mit +6 V zu verbinden. Dabei ist die Substrat-Isolationswanne W2 ebenfalls mit +6 V verbunden. Diese Löschspannungen zwischen den Potentialen erzeugen eine ausreichende Feldstärke über die Gate-Oxid-Zone, um einen Fowler-Nordheim-Tunnelstrom zu erzeugen, der Ladung vom schwebenden Gate 13 überträgt, wodurch die Speicherzelle 10 gelöscht wird. Da das Potential auf der Wortleitung 15 negativ ist, bleibt die Zelle 10 während des Löschens im nicht-leitenden Zustand.

Im Schreib- oder Programmiermodus der DE 695 22 738 T2 kann der Wortleitungsdecodierer 16 in Antwort auf Wortleitungs-Adresssignale über die Leitungen 20R und auf Signale von der Lese/Schreib-Lösch-Steuerschaltung 21 dazu dienen, ein vorgegebenes erstes Programmierpotential VVP (etwa +12 V) an eine ausgewählte Wortleitung 15 einschließlich eines ausgewählten Steuer-Gates 14 anzulegen. Der Spaltendecodierer 19 dient außerdem dazu, ein zweites Programmierpotential VBL (etwa +5 V bis +10 V) an eine ausgewählte Drain-Spalte-Leitung 18 und somit an den Drain 12 der ausgewählten Zelle 10 anzulegen.

Bei der Schaltung der 1 und 2 dieses Standes der Technik sind die Source-Leitungen 17 beispielsweise mit dem Referenzpotential VSS, das Masse sein kann, verbunden. Sämtliche nicht ausgewählten Drain-Spalte-Leitungen 18 sind mit dem Referenzpotential VSS verbunden oder potentialfrei gemacht. Die Programmierspannungen aufgrund dieser Potentialdifferenzen erzeugen einen hohen (Drain-12- Source-11-) Stromzustand im Kanal der ausgewählten Speicherzelle 10, was dazu führt, dass in der Nähe des Drain-Kanal-Übergangs Heißkanalelektronen und Lawinendurchbruchelektronen erzeugt werden, die durch das Kanaloxid in das schwebende Gate 13 der ausgewählten Zelle 10 injiziert werden.

Die Programmierzeit wird so gewählt, dass sie ausreichend lang ist, um das schwebende Gate 13 mit einer negativen Programmierladung von etwa –2 V bis –6 V in Bezug auf die Kanalzone (bei 0 V am Steuer-Gate 14) zu programmieren. Deshalb erzeugt das Programmierpotential VPP des Standes der Technik von beispielsweise 12 V an einer ausgewählten Wortleitung 15 einschließlich des ausgewählten Steuer-Gates 14 ein Potential von etwa +7,2 V am ausgewählten schwebenden Gate 13.

Die Spannung zwischen dem schwebenden Gate 13 (bei etwa +7,2 V) und der geerdeten (etwa 0 V) Source-Leitung 17 reicht nicht aus, um einen Fowler-Nordheim-Tunnelstrom über das Gate-Oxid zwischen einer Source 11 und einem schwebenden Gate 13 zur Ladung des schwebenden Gates 13 einer ausgewählten oder nicht ausgewählten Zelle 10 hervorzurufen. Das schwebende Gate 13 der ausgewählten Zelle 10 wird mit Heißelektronen geladen, die während der Programmierung injiziert werden, wobei die Elektronen ihrerseits den Source-Drain-Pfad unter dem schwebenden Gate 13 der ausgewählten Zelle 10 bei +5 V an ihrem Steuer-Gate 14 nicht-leitend machen, einem Zustand, der als "Null-Bit" gelesen wird. Nichtprogrammierte Zellen 10 weisen Source-Drain-Pfade unter dem schwebenden Gate 13 auf, die bei +5 V an ihren Steuer-Gates 14 leitend sind, wobei diese Zellen 10 als "Eins-Bits" gelesen werden.

Beim Schreib- oder Programmiervorgang gemäß des Standes der Technik der 1 und 2 wird das zur Programmierung erforderliche Drain-Source-Potential durch Verwendung einer Ladungspumpenschaltung, die die Source 11 der ausgewählten Zelle 10 auf ein Potential VSL von etwa –1 V bis –2 V unter dem Potential VSS am negativen Anschluss der Versorgung (von vielleicht 3 V) pumpt und gleichzeitig den Drain 12 der ausgewählten Zelle 10 auf ein Potential VBL von etwa +6 V über dem Potential an der Source pumpt, erzielt.

Gleichzeitig wird ein Substrat-Potential VSUB einer Substrat-Isolierwanne W2 im Substrat 24 über eine Substrat-Steuerschaltung 23 entweder mit dem Potential VSUB, das das gleiche Potential VSL wie das der Source 11 sein kann, oder mit einem negativeren Potentialwert von etwa –2 V bis –3 V unter dem Potential VSS am negativen Anschluss der Leistungsversorgung verbunden. Die Substrat-Isolierwanne W2 muss wenigstens jede ausgewählte Zelle 10 oder das gesamte Speicherzellenmatrixfeld isolieren.

Die Programmierung der ausgewählten Zelle 10 durch Heißladungsträgerinjektion wird erzielt, indem ein Impuls von VPP von etwa +10 V an das Gate 14 der ausgewählten Zelle 10 angelegt wird. Die nicht ausgewählten Wortleitungen sind mit VSS oder 0 V verbunden oder mit einem Potential von etwa –1 V bis –2 V in Bezug auf VSS verbunden, um einen Leckverlust über nicht ausgewählte Zellen zu verhindern.

Der Erfindung liegt die Aufgabe zu Grunde, eine Speichervorrichtung mit einer möglichst vereinfachten Herstellung weiter zu entwickeln. Diese Aufgabe wird durch eine Speichervorrichtung mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.

Demzufolge ist eine Speichervorrichtung mit einer nicht-flüchtigen Speichermatrix vorgesehen. Diese nicht-flüchtige Speichermatrix ist vorzugsweise eine elektrisch löschbare programmierbare Nur-Lese-Speicher- (engl. abgekürzt: EEPROM)-Matrix oder eine elektrisch programmierbare Nur-Lese-Speicher(engl. abgekürzt: EPROM)-Matrix. Die nicht-flüchtige Speichermatrix verliert dabei nicht die gespeicherten Daten, wenn eine Versorgungsspannung abgeklemmt wird.

Die Speichervorrichtung weist vorzugsweise einen Treiber für eine Programmierung der Speichermatrix auf. Der Treiber dient zum Treiben eines Programmierpotentials und ist hierzu mit der Speichermatrix verbunden. Der Treiber ist dabei für die zur Programmierung notwendigen Ströme und Spannungen ausgelegt, so dass beispielsweise bezüglich des Programmierpotentials spannungsfeste und/oder stromfeste Transistoren für den Treiber verwendet werden. Die Programmierung kann je nach verwendetem Speicherzellenaufbau ein positives Programmierpotential oder ein negatives Programmierpotential erfordern. Vorteilhafterweise verwendet die Speichervorrichtung sowohl ein positives als auch ein negatives Programmierpotential, um deren Differenz für eine Programmierung an die Zelle der nicht-flüchtigen Speichermatrix anzulegen.

Weiterhin weist die Speichervorrichtung einen flüchtigen Signalspeicher zur Ansteuerung des Treibers auf. Ein derartiger flüchtiger Signalspeicher verliert dabei den Speicherinhalt, sobald keine ausreichende Versorgungsspannung mehr anliegt. In dem Signalspeicher sind vorzugsweise Bitwerte speicherbar, die durch einen Decodierer decodiert werden können, um Werte in einer Zeile oder Spalte der nicht-flüchtigen Speichermatrix einzuprogrammieren.

Bevorzugt weist die Speichervorrichtung weiterhin eine veränderbare Spannungsquelle auf. Die veränderbare Spannungsquelle kann veränderbare Spannungen oder Potentiale abgeben. Zur Veränderung können die Spannungen oder Potentiale der veränderbaren Spannungsquelle beispielsweise stetig steuerbar sein oder beispielsweise geschalten werden. Die veränderbare Spannungsquelle ist mit dem flüchtigen Signalspeicher zur Anpassung einer Ausgangsspannung des flüchtigen Signalspeichers für die Programmierung der nicht-flüchtigen Speichermatrix verbunden.

Gemäß einer bevorzugten Ausgestaltung ist die veränderbare Spannungsquelle mit einer Anzahl von Versorgungsanschlüssen des Signalspeichers verbunden. Beispielsweise weist der Signalspeicher einen positiven Versorgungsanschluss und einen negativen Versorgungsanschluss auf, die beide mit der veränderbaren Spannungsquelle verbunden sind. Bevorzugt weist der Signalspeicher jedoch vier Versorgungsanschlüsse auf, die alle mit der Spannungsquelle verbunden sind. Vorteilhafterweise können zumindest zwei Potentiale an zwei unterschiedlichen Versorgungsanschlüssen unterschiedlich voneinander verändert werden. Die veränderbare Spannungsquelle ist vorteilhafterweise mit einer Anzahl von Versorgungsanschlüssen des Treibers verbunden. Dabei ist je nach Applikation ein Versorgungsanschluss oder eine Mehrzahl von Versorgungsanschlüssen notwendig. Vorzugsweise geben mit den Versorgungsanschlüssen des Treibers verbundene Ausgänge der Spannungsquelle eine veränderbare Spannung ab.

Gemäß einer vorteilhaften Weiterbildung der Erfindung weist der flüchtige Signalspeicher einen statischen Speicher, insbesondere ein latch oder ein Flip-Flop, auf. Je nach Größe der nicht-flüchtigen Speichermatrix wird der Signalspeicher vorteilhafterweise mit einer entsprechenden Anzahl von Speicherelementen, wie statischen Speichern, Latches, Flip-Flops oder dergleichen, ausgestattet. In einer einfachen Ausgestaltung weist der Signalspeicher zwei miteinander rückgekoppelte Inverter auf. Werden sowohl eine positive Programmierspannung als auch eine negative Programmierspannung zur Programmierung der nicht-flüchtigen Speichermatrix verwendet, weist der Signalspeicher für jedes eingehende Bit vorzugsweise einen ersten statischen Speicher für einen positiven Zweig und einen zweiten statischen Speicher für einen negativen Zweig auf, in die voneinander abhängige Bitwerte gespeichert werden. Die Spannungen an den Versorgungsanschlüssen des ersten statischen Speichers sind dabei unabhängig von den Spannungen an den Versorgungsanschlüssen des zweiten statischen Speichers von der veränderbaren Spannungsquelle einstellbar.

Gemäß eine vorteilhaften Ausgestaltung der Erfindung weist der Treiber eine Push-Pull-Stufe auf. Die Push-Pull-Stufe weist dabei zumindest zwei komplementäre Transistoren auf, wobei ein Transistor der komplementären Transistoren mit einem Programmierpotential versorgt ist. Werden sowohl ein positives Programmierpotential als auch eine negative Programmierpotential zur Programmierung der nicht-flüchtigen Speichermatrix verwendet, ist ein erster Transistor der komplementären Transistoren an einem ersten Anschluss des positiven Programmierpotentials angeschlossen und ein zweiter Transistor der komplementären Transistoren an einem zweiten Anschluss des negativen Programmierpotentials angeschlossen.

Gemäß einer bevorzugten Weiterbildung der Erfindung ist zwischen dem flüchtigen Signalspeicher und dem Treiber ein Decodierer geschaltet. Dieser Decodierer ist vorteilhafterweise als Multiplexer ausgebildet. Der Decodierer ermöglicht das Decodieren der im flüchtigen Signalspeicher gespeicherten Informationen (Bitwerte) bezüglich der Zeilen und Spalten der flüchtigen Speichermatrix und schaltet den jeweiligen Bit-Wert des flüchtigen Signalspeichers an den durch die Decodierung zugeordneten Treiber der Zeile oder Spalte der flüchtigen Speichermatrix durch. Auch ist es prinzipiell möglich den flüchtigen Signalspeicher zwischen den Decodierer und den Treiber zu schalten. In diesem alternativen Fall würden in dem flüchtigen Signalspeicher die bereits decodierten Werte für die Zeilen und Spalten der flüchtigen Speichermatrix zur Programmierung gespeichert werden.

Bevorzugt ist vorgesehen, dass die veränderbare Spannungsquelle mit einer Anzahl von Versorgungsanschlüssen des Decodierers verbunden ist. Die am Decodierer anliegende Versorgungsspannung ist dabei der Logikspannung angenähert, so dass einfache Logiktransistoren verwendet werden können. Daher ist es nicht nötig den Decodierer für auftretende Programmierpotentiale auszulegen. Vorteilhafterweise werden die Versorgungspotentiale des Decodierers und/oder des Treibers abhängig von den Versorgungspotentialen des flüchtigen Signalspeichers verändert, indem der flüchtige Signalspeicher, der Decodierer und/oder der Treiber an denselben Ausgängen der veränderbaren Spannungsquelle angeschlossen sind.

Bevorzugt ist dabei vorgesehen, dass die veränderbare Spannungsquelle mit einem ersten Versorgungsspannungsanschluss des flüchtigen Signalspeichers zum Anlegen eines ersten, veränderlichen Versorgungspotentials und mit einem zweiten Versorgungsspannungsanschluss des flüchtigen Signalspeichers zum Anlegen eines zweiten, veränderlichen Versorgungspotentials verbunden ist. Vorteilhafterweise ist die veränderbare Spannungsquelle derart ausgebildet ist, dass das zweite, veränderliche Versorgungspotential um eine feste Differenzspannung von dem ersten, veränderlichen Versorgungspotential verschieden ist. Dies bewirkt vorteilhafterweise, dass die Versorgungsspannung des flüchtigen Signalspeichers als feste Differenz der beiden Versorgungspotentiale unabhängig von der zeitlichen Veränderung der beiden Versorgungspotentiale zeitlich im Wesentlichen konstant bleibt. Vorteilhafterweise ist die Differenzspannung nach Art einer auf dem Halbleiterchip vorgesehenen Logikspannung, so dass die Transistoren des statischen Speichers des flüchtigen Signalspeichers aus derselben Technologie wie die einer Logik verwendet werden können.

Gemäß einer auch kombinierbaren Weiterbildung der Erfindung ist die veränderbare Spannungsquelle mit einem dritten Versorgungsspannungsanschluss des flüchtigen Signalspeichers zum Anlegen eines dritten, veränderlichen Versorgungspotentials und mit einem vierten Versorgungsspannungsanschluss des flüchtigen Signalspeichers zum Anlegen eines vierten, veränderlichen Versorgungspotentials verbunden. Das dritte und vierte Versorgungspotential wird vorteilhafterweise dann verwendet, wenn ein negatives Programmierpotential erzeugt werden soll. Dabei kann auch ausschließlich ein negatives Programmierpotential verwendet werden, so dass in diesem Fall kein erstes oder zweites Versorgungspotential benötigt wird. Besonders bevorzugt wird jedoch sowohl ein positives als auch ein negatives Programmierpotential verwendet, so dass vorteilhafterweise alle vier Versorgungspotentiale von der veränderbaren Spannungsquelle gesteuert werden. Vorteilhafterweise ist die veränderbare Spannungsquelle derart ausgebildet, dass das vierte, veränderliche Versorgungspotential um eine feste Differenzspannung von dem dritten, veränderlichen Versorgungspotential verschieden ist.

Vorteilhafterweise legt die veränderbare Spannungsquelle an den Treiber und/oder an den der Decodierer das erste Versorgungspotential und das dritte Versorgungspotential an. Die Gesamt-Programmierspannung ist vorteilhafterweise durch die Potentialdifferenz zwischen dem ersten Versorgungspotential und dem dritten Versorgungspotential gebildet.

Gemäß einer vorteilhaften Ausgestaltung der Erfindung weist die veränderbare Spannungsquelle mindestens eine steuerbare Ladungspumpe auf. Bevorzugt weist die veränderbare Spannungsquelle für jedes Versorgungspotential eine steuerbare Ladungspumpe auf, so dass die veränderbare Spannungsquelle vorzugsweise zumindest zwei steuerbare Ladungspumpen mit verschiedenen Pumpspannungen aufweist.

Gemäß einer vorteilhaften Ausgestaltung ist ein Mittel zur Begrenzung der Stromentnahme aus der veränderbaren Spannungsquelle vorgesehen. Dieses Mittel weist beispielsweise einen Widerstand oder eine Stromquelle oder eine Strombegrenzungsschaltung auf.

Die Erfindung weiterhin vorteilhaft ausgestaltend ist vorgesehen, dass das Mittel zur Begrenzung der Stromentnahme zwei Transistoren aufweist, die mit einem Impulsformschaltkreis zur Ansteuerung verbunden sind, wobei der Impulsformschaltkreis derart ausgebildet ist, dass die zwei Transistoren ausschließlich zum Schreiben des flüchtigen Signalspeichers während eines kurzzeitigen Pulses in den leitenden Zustand gesteuert sind.

Der Impulsformschaltkreis ist vorzugsweise mit Eingängen des flüchtigen Signalspeichers verbunden. Der Impulsformschaltkreis ist vorteilhafterweise nach Art eines Impulsgatters zur Formung eines Impulses aus einem Bitwert ausgebildet.

Der erste Transistor der Transistoren des Signalspeichers ist zum Setzen und der zweite Transistor der Transistoren des Signalspeichers ist zum Rücksetzen eines statischen Speichers des Signalspeichers verschaltet. Ein erster Steuereingang des ersten Transistors ist hierzu mit einem ersten Eingang des Signalspeichers und ein zweiter Steuereingang des zweiten Transistors ist hierzu mit einem zweiten Eingang des Signalspeichers verbunden.

Gemäß einer vorteilhaften Weiterbildung ist die Speichervorrichtung derart ausgebildet und eingerichtet, dass die Speichermatrix zum Programmieren sowohl mit dem positiven Programmierpotential als auch mit dem negativen Programmierpotential betrieben ist, wobei das positive Programmierpotential positiver als jedes Logikpotential und das negative Programmierpotential negativer als jedes Logikpotential ist.

Weiterhin liegt der Erfindung die Aufgabe zu Grunde ein Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix anzugeben. Diese Aufgabe wird durch die Merkmale des Anspruchs 19 gelöst.

Demzufolge ist ein Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix vorgesehen. Dabei wird zum Programmieren ein von Logikpotentialen verschiedenes Programmierpotential angelegt. Das Programmierpotential kann vorteilhafterweise mittels einer Ladungspumpe aus einem Logikpotential gewonnen werden.

Zur Programmierung wird ein Bitwert, der zu einer Zeile oder einer Spalte der Speichermatrix korrespondiert und ggf. noch decodiert wird, in einen flüchtigen Signalspeicher als ein H-Pegel oder ein L-Pegel eingelesen.

Vorteilhafterweise wird der Signalspeicher hierzu mittels eines kurzen Impulses gesetzt oder zurückgesetzt, um vorteilhafterweise die Stromentnahme aus einer Ladungspumpe zu begrenzen.

Danach werden alle Versorgungspotentiale des Signalspeichers um eine Offsetspannung derart erhöht, dass der H-Pegel oder der L-Pegel dem gewünschten Programmierpotential angenähert wird. Beispielsweise bewirkt ein H-Pegel das Durchschalten eines Transistors eines positiven Zweiges einer angeschlossenen Push-Pull-Stufe, die das benötigte Programmierpotential auf eine korrespondierende Zelle der nicht-flüchtigen Speichermatrix schaltet. Zum Lesen wird ein Strom in die nicht-flüchtige Speichermatrix eingeprägt. In Abhängigkeit vom Spannungsabfall wird dann ein Bitwert aus der nicht-flüchtige Speichermatrix ausgelesen.

Anstelle der Angabe von Potentialen können auch Spannungen definiert werden, die sich auf ein festes Bezugspotential, beispielsweise ein Masse-Potential beziehen.

Im Folgenden wird die Erfindung in Ausführungsbeispielen anhand von Zeichnungen näher erläutert.

Dabei zeigen

1 ein Blockschaltbild für ein Speichermatrixfeld nach dem Stand der Technik,

2 einen Querschnitt einer Speicherzelle mit schwebendem Gate nach dem Stand der Technik,

3a eine erste Ausführungsform eines flüchtigen Signalspeichers mit einem Flip-Flop,

3b eine zweite Ausführungsform eines flüchtigen Signalspeichers mit einem Flip-Flop,

4 ein Blockschaltbild für ein Speichermatrixfeld mit Ansteuerelektronik, und

5 ein Diagramm mit zeitlichen Potentialverläufen.

3a zeigt eine erste Ausführungsform eines statischen Speichers eines flüchtigen Signalspeichers 31 und einen Schaltungsblock 40 zur Signalwandlung. Der Schaltungsblock 40 ist durch die Logikpotentiale Vcc und Masse Vss versorgt. Der statische Speicher des flüchtigen Signalspeichers 31 ist hingegen durch die variablen Potentiale VCP1 und VCP1-Vdd versorgt. Der flüchtige Signalspeicher 31 weist einen Hochvoltausgang HV_L_Op zur Ansteuerung eines Treibertransistors MpT einer Push-Pull-Stufe 60 zur Programmierung einer Matrix EEPROM eines elektrisch löschbaren programmierbaren Nur-Lese-Speichers oder eines elektrisch programmierbaren Nur-Lese-Speicher auf. Zwischen dem flüchtigen Signalspeicher 31 und der Push-Pull-Stufe 60 kann noch ein Decodierer 16a, 16b, 19a, 19b geschaltet sein, wie dies zu 4 näher erläutert wird.

Die Flanken der Logik-Signale, die am Eingang In des Schaltungsblocks 40 anliegen, werden im Schaltungsblock 40 in kurze Impulse umgewandelt. Diese Pulse dienen dazu den statischen Speicher aus den Invertern I11 und I12, dass auch als Latch I11, I12 bezeichnet werden kann, zu setzen oder rückzusetzen. Zum Rücksetzen des Latches I11, I12 ist ein erster Ausgang rs des Schaltungsblocks 40 mit einem Gate eines ersten NMOS-Transistors M11 verbunden, dessen Drain-Source-Durchbruchspannung für die maximal auftretende Spannung (VPP, 5) ausgelegt ist. Ein zweiter Ausgang s des Schaltungsblocks 40 ist mit einem Gate eines zweiten NMOS-Transistors M12 verbunden, dessen Drain-Source-Durchbruchspannung für ebenfalls die maximal auftretende Spannung (VPP, 5) ausgelegt ist. Die Pulse bewirken, dass die Stromentnahme aus der Ladungspumpe 50 nur für die Dauer des Pulses erfolgt, so dass die Ladungspumpe 50 vorteilhafterweise eine verringerte Chipfläche benötigt.

Ein Eingang des ersten Inverters I11 des Latches ist mit einem Drain des ersten Transistors M11 verbunden. Ein Eingang des zweiten Inverters I12 des Latches ist mit einem Drain des zweiten Transistors M12 verbunden. Die kurzen Pulse an den Ausgängen rs und s bewirken, dass der erste Transistor M11 beziehungsweise zweite Transistor M12 lediglich für die Dauer des jeweiligen Pulses in den leitenden Zustand versetzt wird. Mit diesem Durchschalten des jeweiligen Transistor M11 beziehungsweise M12 wird der Eingang des jeweiligen Inverters I11 beziehungsweise I12 kurzzeitig nach Masse Vss geschalten, so dass das Latch I11, I12 entsprechend zu einen High-Wert oder einem Low-Wert als Ausgangswert am Ausgang HV_L_Op gesetzt wird. Während dieses Vorgangs ist die Versorgungsspannung VCP1 jedoch zu gering um das EEPROM mit einem Bitwert zu programmieren.

Der Schaltungsblock 40 zur Wandlung der Logik-Signale in Pulse ist mit einem Logik-Potential Vcc und einem Massepotential Vss zur Ausbildung einer Logikspannung versorgt. Dabei entspricht logisch-eins (High) dem Logik-Potential Vcc und logisch-null (Low) dem Massepotential Vss. Das zuvor beschriebene Setzen oder Rücksetzen des Latches I11, I12 erfolgt während die Inverter I11 und I12 des Latches ebenfalls mit Versorgungspotentialen versorgt werden, die den Potentialen Vcc und Masse Vss angenähert sind, so dass vorzugsweise VCP1 ≈ Vcc und VCP1-Vdd Vss sind. Das Latch I11, I12 wird über einen Anschluss 311 mit dem Versorgungspotential VCP1 und über den Anschluss 312 mit dem Versorgungspotential VCP1-Vdd versorgt. Demzufolge fällt über diese beiden Anschlüsse 311 und 312 eine Versorgungsspannung von VCP1 – (VCP1 – Vdd) = Vdd ab. Vorteilhafterweise ist die Versorgungsspannung Vdd der Logikspannung im Schaltungsblock 40 angenähert, wobei lediglich sichergestellt werden muss, dass ein Durchschalten der Transistoren M12 oder M11 ein Setzen beziehungsweise ein Rücksetzen des statischen Speichers bewirkt.

Die Versorgungspotentiale VCP1 und VCP1-Vdd werden von einer Ladungspumpe 50 erzeugt, die an sich bekannt und in 3a als Block dargestellt ist. Diese Versorgungspotentiale VCP1 und VCP1-Vdd sind durch die Ladungspumpe 50 variabel und/oder ereignis- und/oder zeitabhängig einstellbar.

Während die Hochvolt-Schalttransistoren M11 und M12 durchgeschaltet sind, wird ein Strom aus der Ladungspumpe 50 entnommen. Die Ströme durch die Hochvolt-Schalttransistoren M11 und M12 fließen dabei nur während eines Schaltvorganges des jeweiligen Transistors M11 beziehungsweise M12. Da diese Transistoren M11 und M12 nur während der kurzen Pulse durchgeschaltet werden, ist die Stromentnahme aus der Ladungspumpe 50 signifikant reduziert.

Nachdem kein Puls mehr an einem Gate eines der Transistoren M11 und M12 anliegt, ist das Latch I11, I12 quasi floatend. Der durch die Pulse gesetzte binäre Wert ist im Latch I11, I12 jedoch gespeichert. Danach werden das Versorgungspotential VCP1 und parallel das Versorgungspotential VCP1-Vdd auf ein zur Programmierung der Matrix EEPROM notwendiges Potential (VPP, 5) durch die Ladungspumpe 50 hochgefahren. Der im Latch I11, I12 gespeicherte binäre Wert steht jetzt auf hoher Potentialebene zur Verfügung und kann einen Programmier-Potentialwert VCP1 ≈ VPP oder ein vom Programmierpotential um die Spannung Vdd kleineres Potential VCP1-Vdd ≈ VPP-Vdd (5) annehmen, die beide von den Logikpotentialen Vcc und (Masse) Vss verschieden sind.

Entspricht der Ausgangswert dabei VCP1 ≈ VPP liegt dieser Potentialwert an einem Gate des Treibertransistors MpT der Push-Pull-Stufe 60 an. Da auch dessen Source an diesem Potentialwert VCP1 angeschlossen ist sperrt dieser Transistor MpT. Entspricht der Ausgangswert hingegen VCP1-Vdd, so ist die Spannung am Gate des Transistors MpT um den Betrag Vdd niedriger, so dass der Transistor MpT durchschaltet und das Potential VCP1 VPP auf eine Zelle des nicht-flüchtigen Speichermatrix EEPROM schaltet.

In 3a ist von dem Latch I11, I12 mittels der Potentiale VCP1=VPP oder VCP1-Vdd=VPP-Vdd direkt der Highside-Transistor MpT der Push-Pull-Stufe 60 angesteuert, mit dem in Abhängigkeit von dem gespeicherten Wert das Programmierpotential VPP (5) auf die Zelle der Matrix EEPROM geschaltet ist. Ist das zweite (negative) Programmierpotential das Masse-Potential Vss, kann der Low-Side-Transistor MnT der Push-Pull-Stufe 60 durch die Logikpotentiale Vcc und (Masse) Vss direkt angesteuert werden (in 3a nicht dargestellt).

Ist das zweite Programmier-Potential nicht Masse Vss, sondern wird zur Programmierung ein zweites negativeres Potential (VSL, 5) benötigt, wird die Schaltung um einen negativen komplementären Zweig 32 ergänzt. Dieser negative komplementäre Zweig 32 ist in 3b als Blockschaltbild dargestellt. Der flüchtige Signalspeicher weist daher komplementäre Teilschaltkreise 31 und 32 auf.

Demzufolge ist ein flüchtiger Signalspeicher 32 dargestellt, der durch die variablen Potentiale VCP3 und VCP3+Vdd versorgt ist. Vorgesehen ist auch derselbe Schaltungsblock 40 mit den Pulsen an den Ausgängen r und rs. Diese sind mit jeweils einem Gate eines Hochvolt-PMOS-Transistors M21 beziehungsweise M22 verbunden. Zwei Strombegrenzer 33 in Form von Konstantstromquellen oder Widerständen begrenzen die Pulsströme. Der Schaltungsblock 40 ist durch die Versorgungspotentiale Vcc und (Masse) Vss versorgt. Der statische Speicher des flüchtigen Signalspeichers 32 ist hingegen durch die variablen Potentiale VCP3 am ersten Versorgungsanschluss 321 und VCP3-Vdd am Versorgungsanschluss 322 versorgt. der flüchtige Signalspeicher 32 weist einen Hochvoltausgang HV_L_On zur Ansteuerung eines Treibertransistors MnT einer Push-Pull-Stufe 60 zur Programmierung der Matrix EEPROM des elektrisch löschbaren programmierbaren Nur-Lese-Speichers oder des elektrisch programmierbaren Nur-Lese-Speicher auf.

Die Source-Anschlüsse der PMOS-Transistoren M21 und M22 sind mit einem Potential VTHX verbunden, das um eine Schwellwertspannung der PMOS-Transistoren M21, M22 höher liegt als Masse Vss, so dass ein Low-Impuls, dessen Wert dem Masse-Potential Vss entspricht, an einem der Ausgänge r oder rs den verbundenen Transistor M21 beziehungsweise M22 durchschaltet. Ein Durchschalten eines der Transistoren M21 oder M22 bewirkt wiederum ein Setzen eines Latches aus den Invertern I21 und I22.

Nach einem Herunterfahren der Potentiale VCP3 und VCP3+Vdd auf VCP3 ≈ VSL und VCP3+Vdd ≈ VSL + Vdd gibt das Latch I21, I22 am Ausgang HV_L_On ein entsprechendes Hochvolt-Ausgangssignal ab.

Während des Setzens des Latches I21, I22 liegt an dem ersten Anschluss ein drittes Versorgungspotential VCP3 an, wobei VCP3 ≈ 0V (Masse) – Vdd = –Vdd ist. Das vierte Versorgungspotential ist währenddessen eingestellt zu VCP3 + Vdd ≈ 0V (Masse).

Somit fällt über die beiden Inverter I21 und I22 des Latches eine Versorgungsspannung von Vdd ab. Zur Programmierung der Matrix EEPROM wird das Potential VCP3 auf ein negatives Programmier-Potential (VSL, 5) abgesenkt.

Die zeitlichen Änderungen der Potentiale VCP1, VCP1-Vdd, VCP3 und VCP3+Vdd sind in 5 näher erläutert. Am Eingang In des Schaltungsblocks 40 ändert sich das Eingangssignal zum Zeitpunkt t1 mit einer positiven Flanke vom ersten, unteren Logik-Potential Vss auf das zweite, obere Logik-Potential Vcc. Dies bewirkt fast zeitgleich einen Puls am Ausgang s. Mittels des Pulses am Ausgang s wird sowohl das Latch I11, I12 des Signalspeichers 31 in 3a durch das Durchschalten des NMOS-Transistors M12 als auch das Latch I21, I22 des flüchtigen Signalspeichers 32 durch das Durchschalten des PMOS-Transistors M21 aus 3b gesetzt. Entsprechend ändert sich der Ausgangswert am Ausgang HV_L_Op von Vss auf Vcc und der Ausgangswert am Ausgang HV_L_On von –Vdd auf Vss.

Um den Programmiermodus zu erreichen werden durch die Ladungspumpe 50 (als Block in 4) die Versorgungspotentiale VCP1, VCP1-Vdd, VCP3 und VCP3+Vdd verändert. Die Versorgungspotentiale VCP1 und VCP1-Vdd werden erhöht, bis VCP1 ein positives Programmierpotential von VPP erreicht. Damit kann auch das Versorgungspotential VCP1-Vdd das Potential VPP-Vdd erreichen oder übersteigen. Das negative Versorgungspotential VCP3 wird zeitgleich erniedrigt, bis dieses ein negatives Programmierpotential VSL erreicht. Das Versorgungspotential VCP3+Vdd erreicht im Wesentlichen zeitgleich das Potential VSL+Vdd.

Demzufolge erhöht sich das Ausgangspotential am Ausgang HV_L_Op ab dem Zeitpunkt t2 vom Logikpotential Vcc bis zum positiven Programmierpotential VPP. Das Ausgangspotential am Ausgang HV_L_On erniedrigt sich ab dem Zeitpunkt t2 vom Logikpotential Vss bis zum negativen Programmierpotential VSL+Vdd. Dieses Potential VSL+Vdd schaltet beispielsweise den NMOS-Transistor MnT der nachgeschalteten Push-Pull-Stufe 60, wie in 4 dargestellt. Bis zum Zeitpunkt t3 ist der Programmiervorgang abgeschlossen, so dass sich das Ausgangspotential am Ausgang HV_L_Op ab dem Zeitpunkt t3 vom positiven Programmierpotential VPP bis zum Logikpotential Vcc erniedrigt. Das Ausgangspotential am Ausgang HV_L_On erhöht sich ab dem Zeitpunkt t3 vom negativen Programmierpotential VSL+Vdd bis zum Logikpotential Vss. Diese Änderungen der Ausgangspotentiale werden durch die Ladungspumpe 50 mit Änderung der Versorgungspotentiale VCP1, VCP1-Vdd, VCP3 und VCP3+Vdd entsprechend gesteuert.

Zum Zeitpunkt t4 werden neue Binärwerte in die Signalspeicher geladen. Im in 5 dargestellten Fall wird der Binärwert am Eingang In erneut geändert und eine negative Flanke erzeugt einen Puls am Ausgang rs was eine Änderung der Logikpotentiale Vcc nach Vss am Ausgang HV_L_Op und –Vss nach –Vdd am Ausgang HV_L_On bewirkt.

4 zeigt ein Blockschaltbild einer Speichervorrichtung. Die Logik 100, beispielsweise ein Controller, ist über einen n-Bit breiten Parallelbus mit einer Anzahl von n Pulsformern 40 verbunden. Die Ausgänge r und rs aller n Pulsformer sind über einen weiteren n-Bit breiten Parallelbus mit einer Anzahl n statischen Speichern des flüchtigen Signalspeichers 31 und einer Anzahl n statischen Speichern des flüchtigen Signalspeichers 32 verbunden. Alle Ausgänge der n statischen Speicher des Signalspeichers 31 und 32 werden über jeweils einen n-Bit breiten Parallelbus mit Decodierem 16a und 16b verbunden die über Push-Pull-Stufen 601 bis 60n die n-Zeilen der Matrix EEPROM ansteuern. Ein entsprechender Aufbau ist für die m-Spalten über die Decodieren 19a und 19b vorgesehen. Besonders vorteilhaft ist hierbei, dass die Decodieren 16a, 16b beziehungsweise 19a, 19b dem Signalspeicher 31, 32 nachgeschaltet und den Push-Pull-Stufen 601 bis 60n und 601 bis 60m vorgeschaltet sind. Hierdurch kann eine wesentliche Chipfläche eingespart werden.

Der flüchtige Signalspeicher 31, 32 ist mit der Ladungspumpe 50 verbunden, die die Versorgungspotentiale VCP1, VCP1-Vdd, VCP3 und VCP3+Vdd generiert. Selbstverständlich ist die Erfindung nicht auf den Aufbau in 4 beschränkt, in dem dort dargestellten Ausführungsbeispiel jedoch besonders vorteilhaft. Die Ausbildung des Signalspeichers 31, 32 gemäß den Ausführungsbeispielen der 3a und 3b weist den Vorteil auf, das lediglich ein Typ eines NMOS-Transistors und eines PMOS-Transistors benötigt wird, da über deren Gate-Oxid nicht eine von den Programmierpotentialen VSL oder VPP abhängige Programmierspannung abfällt. Transistoren mit zusätzlich hierzu notwendigem dickem Gate-Oxid werden nicht benötigt.

10
Speicherzelle
11
Source, Quelle
12
Drain, Senke
13
schwebendes Gate, schwebendes Tor
14
Steuer-Gate, Steuer-Tor
15
Wortleitung
16
Wortleitungsdecodierer
16a
Wortleitungsdecodierer/Zeilendecodierer zur Ansteuerung von NMOS
16b
Wortleitungsdecodierer/Zeilendecodierer zur Ansteuerung von PMOS
17
Source-Leitung
17a
gemeinsame Leitung
18
Drain-Spalte-Leitung
19
Spaltendecodierer
19a
Spaltendecodierer zur Ansteuerung von NMOS
19b
Spaltendecodierer zur Ansteuerung von PMOS
20R
Leitungen
20D
Adressleitungen
21
Lese/Schreib/Lösch-Steuerschaltung
22
Dateneingangs-/Datenausgangsanschluss
23
Substrat-Steuerschaltung
24
Halbleitersubstrat
25
Kanal
26
Gate-Isolation
27
Zwischenschichtisolator
31, 32
flüchtiger Signalspeicher
33
Strombegrenzer, Widerstand
40
Schaltungsblock zur Pulsformung
50
Ladungspumpe
60, 601, 60n, 611, 61m
Treiber, Push-Pull-Stufe
100
Logik, Controller
311, 312, 321, 322
Versorgungsanschluss
EEPROM
Speichermatrix
M11, M12
NMOS-Transistor
M21, M22
PMOS-Transistor
W1
tiefe Wanne
W2
Substrat-Isolierwanne
I11, I12, I21, I22
CMOS-Inverter
Vcc
positives Versorgungspotential
Vss
negatives Versorgungspotential
VSL
negatives Potential an der Source
VBL
positives Potential am Drain
VPP
positives Potential am Steuer-Gate
VEE
negatives Potential im Löschmodus
VSEN
vorgegebenes positives Potential (ca. +1 V)
VSUB
Substratpotential
VTHX
Schwellpotential
VCP1, VCP1-Vdd, VCP3,
durch die Ladungspumpe veränderbare
VCP3+Vdd
Versorgungspotentiale
HV_L_Op, HV_L_On
Ausgänge der Signalspeicher geeignet für ein
Programmierpotential
n
Zeilenbusbreite
m
Spaltenbusbreite
r, rs
Impulsausgang
t
Zeit
t1, t2, t3, t4
Zeitpunkte


Anspruch[de]
Speichervorrichtung

– mit einer nicht-flüchtigen Speichermatrix (EEPROM),

– mit einem Treiber (60, 601, 60n, 611, 61m) für eine Programmierung der Speichermatrix (EEPROM), der zum Treiben eines Programmierpotentials (VPP, VSL) mit der Speichermatrix (EEPROM) verbunden ist,

– mit einem flüchtigen Signalspeicher (31, 32) zur Ansteuerung des Treibers (60, 601, 60n, 611, 61m) und

– mit einer veränderbaren Spannungsquelle (50), die mit dem flüchtigen Signalspeicher (31, 32) zur Anpassung einer Ausgangsspannung des flüchtigen Signalspeichers (31, 32) für die Programmierung der nicht-flüchtigen Speichermatrix (EEPROM) verbunden ist.
Speichervorrichtung nach Anspruch 1, bei der die veränderbare Spannungsquelle (50) mit einer Anzahl von Versorgungsanschlüssen (311, 312, 321, 322) des Signalspeichers (31, 32) verbunden ist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der die veränderbare Spannungsquelle (50) mit einer Anzahl von Versorgungsanschlüssen des Treibers (60, 601, 60n, 611, 61m) verbunden ist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der der flüchtige Signalspeicher (31, 32) einen statischen Speicher (I11, I12, I21, I22), insbesondere ein Flip-Flop, aufweist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der der Treiber (60, 601, 60n, 611, 61m) eine Push-Pull-Stufe aufweist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der zwischen dem flüchtigen Signalspeicher (31, 32) und dem Treiber (60, 601, 60n, 611, 61m) ein Decodierer (16a, 16b, 19a, 19b) geschaltet ist. Speichervorrichtung nach Anspruch 6, bei der die veränderbare Spannungsquelle (50) mit einer Anzahl von Versorgungsanschlüssen des Decodierers (16a, 16b, 19a, 19b) verbunden ist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der die veränderbare Spannungsquelle (50) mit einem ersten Versorgungsspannungsanschluss (311) des flüchtigen Signalspeichers (31) zum Anlegen eines ersten, veränderlichen Versorgungspotentials (VCP1) und mit einem zweiten Versorgungsspannungsanschluss (312) des flüchtigen Signalspeichers (31) zum Anlegen eines zweiten, veränderlichen Versorgungspotentials (VCP1-Vdd) verbunden ist. Speichervorrichtung nach Anspruch 8, bei der die veränderbare Spannungsquelle (50) derart ausgebildet ist, dass das zweite, veränderliche Versorgungspotential (VCP1-Vdd) um eine feste Differenzspannung (Vdd) von dem ersten, veränderlichen Versorgungspotential (VCP1) verschieden ist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der die veränderbare Spannungsquelle (50) mit einem dritten Versorgungsspannungsanschluss (321) des flüchtigen Signalspeichers (32) zum Anlegen eines dritten, veränderlichen Versorgungspotentials (VCP3) und mit einem vierten Versorgungsspannungsanschluss (322) des flüchtigen Signalspeichers (32) zum Anlegen eines vierten, veränderlichen Versorgungspotentials (VCP3+Vdd) verbunden ist. Speichervorrichtung nach Anspruch 10, bei der die veränderbare Spannungsquelle (50) derart ausgebildet ist, dass das vierte, veränderliche Versorgungspotential (VCP3+Vdd) um eine feste Differenzspannung (Vdd) von dem dritten, veränderlichen Versorgungspotential (VCP3) verschieden ist. Speichervorrichtung zumindest nach den Ansprüchen 8 und 10, bei der die veränderbare Spannungsquelle (50) an den Treiber (60, 601, 60n, 611, 61m) das erste Versorgungspotential (VCP1) und das dritte Versorgungspotential (VCP3) anlegt. Speichervorrichtung zumindest nach den Ansprüchen 6, 8 und 10, bei der die veränderbare Spannungsquelle (50) an den der Decodieren (16a, 16b, 19a, 19b) das erste Versorgungspotential (VCP1) und das dritte Versorgungspotential (VCP3) anlegt. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der die veränderbare Spannungsquelle (50) mindestens eine steuerbare Ladungspumpe, vorzugsweise zwei steuerbare Ladungspumpen mit verschiedenen Pumpspannungen aufweist. Speichervorrichtung nach einem der vorhergehenden Ansprüche, mit einem Mittel (40, M11, M12, M21, M22, 33) zur Begrenzung der Stromentnahme aus der veränderbaren Spannungsquelle (50). Speichervorrichtung nach Anspruch 15, bei der das Mittel zur Begrenzung der Stromentnahme zwei Transistoren (M11, M12, M21, M22) aufweist, die mit einem Impulsformschaltkreis (40) zur Ansteuerung verbunden sind, wobei der Impulsformschaltkreis derart ausgebildet ist, dass die zwei Transistoren (M11, M12, M21, M22) ausschließlich zum Schreiben des flüchtigen Signalspeichers (31, 32) in den leitenden Zustand steuerbar sind. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der der flüchtige Signalspeicher (31, 32) eine Anzahl von Eingängen aufweist, die mit einem Impulsformschaltkreis (40) nach Art eines Impulsgatters zur Formung eines Impulses aus einem Bitwert verbunden sind. Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der der flüchtige Signalspeicher (31, 32) einen ersten Transistor (M12, M21) zum Setzen und einen zweiten Transistor (M11, M22) zum Rücksetzen eines statischen Speichers (I11, I12, I21, I22) aufweist, wobei ein erster Steuereingang des ersten Transistors (M12, M21) mit einem ersten Eingang und ein zweiter Steuereingang des zweiten Transistors (M11, M22) mit einem zweiten Eingang verbunden sind. Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix (EEPROM), indem zum Programmieren ein von Logikpotentialen (Vcc, Vss) verschiedenes Programmierpotential (VPP, VSL) angelegt wird,

– wobei zur Programmierung ein Bitwert in einen flüchtigen Signalspeicher (31, 32) als ein H-Pegel oder ein L-Pegel eingelesen wird, und

– wobei danach alle Versorgungspotentiale des Signalspeichers (31, 32) um eine Offsetspannung derart erhöht werden, dass der H-Pegel oder der L-Pegel dem Programmierpotential (VPP, VSL) angenähert wird.






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