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Dokumentenidentifikation DE102006056139A1 06.12.2007
Titel Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit
Anmelder Mitsubishi Electric Corp., Tokyo, JP
Erfinder Tooi, Shigeo, Tokyo, JP;
Tsunoda, Tetsujiro, Tokyo, JP
Vertreter PRÜFER & PARTNER GbR, 81479 München
DE-Anmeldedatum 28.11.2006
DE-Aktenzeichen 102006056139
Offenlegungstag 06.12.2007
Veröffentlichungstag im Patentblatt 06.12.2007
IPC-Hauptklasse H01L 29/06(2006.01)A, F, I, 20061128, B, H, DE
Zusammenfassung Zweite Dotierungsschichten (3a, 3b, 3c) als Guardringe eines zweiten Leitungstyps sind auf der Hauptoberfläche eines Halbleitersubstrates (5) eines ersten Leitungstyps in einem Guardringbereich (3) ausgebildet. Eine Isolationsschicht (8) ist auf diesen zweiten Dotierungsschichten (3a, 3b, 3c) ausgebildet. Die Halbleitervorrichtung hat einen Aufbau, bei dem eine leitende Schicht (12) auf der Isolationsschicht (8) zwischen benachbarten Elektroden aus einer ersten Oberflächenelektrode (11a), zweiten Oberflächenelektroden (11c, 11d, 11e) und einer dritten Oberflächenelektrode (11b) ausgebildet ist.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und spezieller auf eine Halbleitervorrichtung, welche Oberflächenelektroden eines mehrlagigen Aufbaus aufweist und eine hohe Spannungsfestigkeit aufrecht erhalten kann.

Normalerweise ist in einer Halbleitervorrichtung, für die eine hohe Spannungsfestigkeit erforderlich ist, ein als ein Guardring bezeichneter p-n-Übergang in dem Umfangsbereich der Vorrichtungsregion angeordnet, wie 7 zeigt. Durch solch einen Aufbau kann ein elektrisches Feld, das durch eine Spannungszufuhr erzeugt wird, allmählich zu dem Endabschnitt der Halbleitervorrichtung hin erniedrigt werden. Sogar wenn dem p-n-Übergang eine vorbestimmte Spannung in Sperrichtung zugeführt wird, kann deshalb ein Avalanche-Durchbruch aufgrund der Höhe eines elektrischen Feldes verhindert werden.

Die oben beschriebene Guardringstruktur ist wirkungsvoll zum Aufrechterhalten einer hohen Spannungsfestigkeit. Da der Bereich zum Ausbilden von Guardringen in dem Umfangsbereich der Halbleitervorrichtung erforderlich ist, ist jedoch die Chipgröße vergrößert.

In der nicht geprüften japanischen Patentveröffentlichung Nr. 6-97439 wird zum Vermeiden der Vergrößerung der Chipgröße ein SIPOS (halbisolierendes polykristallines Silicium)-verringerter Oberflächenfeld-Aufbau offenbart, der in 8 gezeigt ist.

Bei dem oben beschriebenen bekannten Aufbau, der in 7 gezeigt ist, wird zum Aufrechterhalten einer gewünschten hohen Spannungsfestigkeit die Chipgröße eines Halbleiterchips vergrößert und die Chipkosten sind erhöht. In dem in 8 gezeigten Aufbau ist der Herstellungsvorgang kompliziert und die Chipkosten sind erhöht. Speziell gab es bei jeder der oben beschriebenen bekannten Vorgehensweisen das Problem, daß zum Aufrechterhalten einer gewünschten hohen Spannungsfestigkeit die Chipkosten erhöht waren.

Die vorliegende Erfindung wurde entwickelt zum Lösen der oben beschriebenen Probleme und deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die kostengünstig ist und auf stabile Weise eine hohe Spannungsfestigkeit aufrecht erhalten kann.

Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Die obige Aufgabe wird gelöst durch eine Halbleitervorrichtung, die ein Halbleitersubstrat eines ersten Leitungstyps beinhaltet, einen Vorrichtungsbereich, der auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist, einen Guardringbereich, der auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist und den Vorrichtungsbereich umgibt, eine erste Diffusionsschicht eines ersten Leitungstyps, die in dem Vorrichtungsbereich ausgebildet ist, eine erste Elektrode, die über der ersten Diffusionsschicht ausgebildet ist und mit der ersten Diffusionsschicht verbunden ist, zumindest eine zweite Diffusionsschicht des zweiten Leitungstyps, die in dem Guardringbereich entfernt von der ersten Diffusionsschicht ausgebildet ist und den Vorrichtungsbereich umgibt, eine Isolationsschicht, die die Deckfläche der zweiten Diffusionsschicht auf dem Halbleitersubstrat bedeckt, deren eines Ende die erste Elektrode kontaktiert, eine zweite Elektrode, die auf der Deckfläche der Isolierschicht zu der zweiten Diffusionsschicht zeigend ausgebildet ist, und eine leitende Schicht, die auf der Deckfläche der Isolierschicht zwischen benachbarten Elektroden unter der ersten Elektrode und der zweiten Elektrode ausgebildet ist.

Gemäß der vorliegenden Erfindung kann eine Halbleitervorrichtung erhalten werden, die kostengünstig ist und in stabiler Weise eine hohe Spannungsfestigkeit aufrecht erhalten kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung in Zusammenhang mit den beigefügten Zeichnungen. Von den Figuren zeigen:

1 eine Draufsicht von oben auf die Hauptoberfläche eines Halbleiterchips der ersten Ausführungsform,

2 eine Querschnittsansicht des Halbleiterchips der ersten Ausführungsform,

3 eine Querschnittsansicht eines Halbleiterchips der zweiten Ausführungsform,

4 und 5 Querschnittsansichten eines Halbleiterchips der dritten Ausführungsform,

6 eine Draufsicht von oben auf die Hauptoberfläche eines Halbleiterchips der vierten Ausführungsform, und

7 und 8 Querschnittsansichten eines bekannten Halbleiterchips.

Ausführungsformen der vorliegenden Erfindung werden unten beschrieben Bezug nehmend auf die Zeichnungen. In den Zeichnungen sind die gleichen oder äquivalente Teile durch die gleichen Bezugszeichen bezeichnet und die Beschreibung derselben wird vereinfacht oder weggelassen.

Erste Ausführungsform

Eine Halbleitervorrichtung gemäß der ersten Ausführungsform wird beschrieben werden. 1 ist eine Draufsicht, gesehen von oben, auf die Hauptoberfläche eines Halbleiterchips. Auf dem Zentralabschnitt des Halbleiterchips 1 ist ein Vorrichtungsbereich (aktiver Bereich) 2 ausgebildet. In dem Äußeren des Vorrichtungsbereichs ist ein Guardringbereich 3 mit einer Mehrzahl von Guardringen ausgebildet. Zwischen dem Guardringbereich 3 und dem Ende des Halbleiterchips 1 ist eine Kanal-Stopperregion 4 ausgebildet. Speziell ist auf der Hauptoberfläche des Halbleiterchips 1 ein Guardringbereich 3 so ausgebildet, daß er einen Vorrichtungsbereich 2 umgibt, und eine Kanal-Stopperregion 4 ist so ausgebildet, daß sie den Guardringbereich 3 umgibt.

2 zeigt eine Querschnittsansicht entlang der Linie A-A' in 1. Der Halbleiterchip 1 ist unter Verwendung eines n-Typ-Halbleiter(S1)-Substrates 5 ausgebildet. Auf der ersten Hauptoberfläche (obere Hauptoberfläche) des Halbleitersubstrates 5 sind der Vorrichtungsbereich 2, der Guardringbereich 3 und die Kanal-Stopperregion 4 der Reihe nach von dem inneren Abschnitt des Halbleiterchips 1 zu dem Endabschnitt hin ausgebildet.

In dem Vorrichtungsbereich 2 ist eine erste p-Typ-Dotierungsschicht 6 auf der ersten Hauptoberfläche des Halbleitersubstrates 5 ausgebildet. Über der ersten Dotierungsschicht 6 ist eine erste Oberflächenelektrode 11a durch Stapeln einer Schicht eines Metalls mit einem hohen Schmelzpunkt 9a, wie z.B. einer Ti-Schicht, und einer Al-Schicht 10a ausgebildet. Die erste Oberflächenelektrode 11a ist mit der ersten Dotierungsschicht 6 verbunden.

In dem Guardringbereich 3 sind zu dem Endabschnitt des Halbleiterchips 1 hin zweite p-Typ-Dotierungsschichten 3a, 3b und 3c getrennt von der ersten Dotierungsschicht 6 ausgebildet. Von oberhalb der ersten Hauptoberfläche des Halbleitersubstrates 5 betrachtet sind diese zweiten Dotierungsschichten 3a, 3b und 3c so ausgebildet, daß sie ringförmig (ringartig) den Vorrichtungsbereich 2 umgeben. Diese Dotierungsschichten bilden p-n-Übergänge an den Grenzen zu dem Halbleitersubstrat 5 und funktionieren als Guardringe zum Aufrechterhalten einer hohen Spannungsfestigkeit.

In der Kanal-Stopperregion 4 ist eine dritte n-Typ-Dotierungsschicht 7 getrennt von den zweiten Dotierungsschichten 3a, 3b und 3c ausgebildet. Auf der dritten Dotierungsschicht 7 ist eine dritte Oberflächenelektrode 11b durch Stapeln einer Metallschicht 9b eines hohen Schmelzpunktes, wie z.B. einer Ti-Schicht, und einer Al-Schicht 10b ausgebildet. Die dritte Oberflächenelektrode 11b ist mit der dritten Dotierungsschicht 7 verbunden.

Die erste Oberflächenelektrode 11a ist mit der ersten Dotierungsschicht 6 verbunden und die dritte Oberflächenelektrode 11b ist mit der dritten Dotierungsschicht 7 verbunden. Solch ein Oberflächenelektrodenaufbau ist ein bekannter Aufbau bei einem Halbleiterelement mit einem flachen p-n-Übergang, wie z.B. einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) und einem IGBT (Bipolartransistor mit isoliertem Gate). Obwohl diese Beschreibung den Halbleiterchip 1 zeigt, wenn ein IGBT in dem Vorrichtungsbereich 2 ausgebildet ist, gilt sie für alle Halbleiterelemente, bei denen die Eigenschaft einer hohen Spannungsfestigkeit erforderlich ist, einschließlich MOSFETs. Eine detaillierte Beschreibung für den Vorrichtungsbereich 2 wird deshalb unterlassen und die Darstellung ist ebenfalls vereinfacht.

Auf der ersten Hauptoberfläche des Halbleitersubstrates 5 ist eine Isolationsschicht (z.B. SiO2-Schicht) 8 so ausgebildet, daß sie sich über den Umfangsabschnitt des Vorrichtungsbereichs 2 (das rechte Ende des Vorrichtungsbereichs 2 in 2), den Guardringbereich 3 und den inneren Umfangsabschnitt der Kanal-Stopperregion 4 (das linke Ende der Kanal-Stopperregion 4 in 2) erstreckt. Speziell ist die Isolationsschicht 8 auf dem Halbleitersubstrat 5 so ausgebildet, daß sie die Deckflächen der zweiten Dotierungsschichten 3a, 3b und 3c bedeckt. Der Endabschnitt der Seite des Vorrichtungsbereichs 2 (linke Seite) der Isolationsschicht 8 kontaktiert die erste Oberflächenelektrode 11a und der Endabschnitt der Seite des Kanalstopperbereichs 4 (rechte Seite) der Isolationsschicht 8 kontaktiert die dritte Oberflächenelektrode 11b.

Auf der Deckfläche der Isolationsschicht 8 sind zweite Oberflächenelektroden 11c, 11d und 11e so ausgebildet, daß sie den zweiten Dotierungsschichten 3a, 3b bzw. 3c gegenüberliegen. Jede dieser Elektroden hat einen Aufbau, der ausgebildet ist durch Stapeln einer Al-Schicht auf eine Schicht eines Metalls mit einem hohen Schmelzpunkt, wie z.B. eine Ti-Schicht, wie bei der ersten Oberflächenelektrode 11a und der dritten Oberflächenelektrode 11b.

Eine leitende Schicht 12, wie z.B. eine Ti-Schicht, ist zwischen der ersten Oberflächenelektrode 11a und der zweiten Oberflächenelektrode 11c auf der Deckfläche der Isolationsschicht 8 ausgebildet. In ähnlicher Weise ist eine leitende Schicht 12 ebenfalls zwischen den zweiten Oberflächenelektroden 11c und 11d und zwischen den zweiten Oberflächenelektroden 11d und 11e auf der Deckfläche der Isolationsschicht 8 ausgebildet. Speziell ist auf der Deckfläche der Isolationsschicht 8 eine leitende Schicht 12 zwischen benachbarten Elektroden unter der ersten Oberflächenelektrode 11a und den zweiten Oberflächenelektroden 11c, 11d und 11e ausgebildet.

Weiterhin ist auf der Deckfläche der Isolationsschicht 8 ebenfalls eine leitende Schicht 12 zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11bausgebildet. Speziell ist auf der Deckfläche der Isolationsschicht 8 ebenfalls eine leitende Schicht 12 zwischen der zweiten Oberflächenelektrode 11e, welche der dritten Oberflächenelektrode 11b unter den drei zweiten Oberflächenelektroden 11c, 11d und 11e am nächsten ist, und der dritten Oberflächenelektrode 11b ausgebildet.

Andererseits ist auf der zweiten Hauptoberfläche des Halbleitersubstrates 5 eine n-Typ-Pufferschicht 13 ausgebildet. Eine p-Typ-Kollektorschicht 14 und eine p-Typ-Kollektorelektrode 15 sind so ausgebildet, daß sie die n-Typ-Pufferschicht 13 bedecken.

Bei der ersten Ausführungsform wurde eine Schicht eines Metalls mit einem hohen Schmelzpunkt, wie z.B. eine Ti-Schicht, als die leitende Schicht 12 verwendet, die auf der Isolationsschicht 8 ausgebildet ist. Anstelle der Ti-Schicht können jedoch ebenfalls eine TiN-Schicht, eine TiW-Schicht oder dergleichen als die leitende Schicht verwendet werden. Weiterhin kann ebenfalls eine Stapelschicht verwendet werden, die von der Ti-Schicht, der TiN-Schicht und der TiW-Schicht irgendeine Schicht enthält.

Hier wird ein Verfahren zum Ausbilden der leitenden Schicht 12 beschrieben. Nach dem Ausbilden einer ersten Dotierungsschicht 6, zweiter Dotierungsschichten 3a, 3b und 3c und einer dritten Dotierungsschicht 7 auf der ersten Hauptoberfläche des Halbleitersubstrates 5 wird eine Isolationsschicht 8 ausgebildet. Als nächstes werden auf der gesamten ersten Hauptoberfläche des Halbleitersubstrates 5 eine Ti-Schicht und eine Al-Schicht aufeinanderfolgend ausgebildet.

Als nächstes wird die Al-Schicht selektiv geätzt zum Freilegen der Ti-Schicht auf der Fläche, auf der die Al-Schicht entfernt wurde. Weiterhin wird die Ti-Schicht um eine vorbestimmte Dicke geätzt (Halb- bzw. Teilätzung), was die Ti-Schicht auf der Oberfläche der isolierenden Schicht 8 so zurückläßt, daß sie eine leitende Schicht 12 bildet, die aus der Ti-Schicht zusammengesetzt ist, wie in 2 gezeigt.

Als ein Ergebnis ist eine erste Oberflächenelektrode 11a über der ersten Dotierungsschicht 6 ausgebildet, zweite Oberflächenelektroden 11c, 11d und 11e sind auf der Isolationsschicht 8 ausgebildet und eine dritte Oberflächenelektrode 11b ist auf der dritten Dotierungsschicht 7 ausgebildet. Zu dieser Zeit ist auf der Isolationsschicht 8 eine leitende Schicht 12 zwischen benachbarten Elektroden dieser Oberflächenelektroden ausgebildet. Die leitende Schicht 12 ist eine Schicht, die durch die Teilätzung der Ti-Schicht ausgebildet wurde. Deshalb ist die Dicke der leitenden Schicht 12 geringer als die Dicke der untersten Metallschicht (Ti-Schicht) der Oberflächenelektroden. Da die leitende Schicht 12 aus Ti zusammengesetzt ist, welches ein Metall mit einem hohen Schmelzpunkt ist, hat sie einen höheren Widerstand als die zweiten Oberflächenelektroden 11c, 11d und 11e mit darauf gestapeltem Al.

Wenn eine Elektrode oder Verdrahtung ausgebildet wird, nachdem eine Metallschicht auf der gesamten Oberfläche eines Halbleitersubstrates ausgebildet ist, wird die Metallschicht in einem anderen Bereich als jenem, der als die Elektrode oder Verdrahtung verwendet wird, im Allgemeinen vollständig durch Ätzen oder dergleichen entfernt. Demgegenüber wurde bei der ersten Ausführungsform eine leitende Schicht 12 eines hohen Widerstands mit einer vorbestimmten Dicke auf der Isolierschicht 8 zwischen benachbarten Elektroden einer ersten Oberflächenelektrode 11a, zweiten Oberflächenelektroden 11c, 11d und 11e und einer dritten Oberflächenelektrode 11b zurückgelassen.

Wenn ein elektrisches Feld einer Vorspannung in Sperrichtung an den p-n-Übergang an der Grenze zwischen den zweiten Dotierungsschichten 3a, 3b und 3c und dem n-Typ-Halbleitersubstrat 5 angelegt wird, wird durch den obigen Aufbau die Ausdehnung der Verarmungsschicht gefördert in dem Abschnitt des Halbleitersubstrates 5 unter der leitenden Schicht 12. Verglichen zu dem Fall ohne die leitende Schicht 12 kann deshalb die Spannungsfestigkeit des p-n-Übergangs angehoben werden.

Die leitende Schicht 12 kann auf einfache Weise ausgebildet werden durch Teilätzung in dem Schritt zum Ausbilden der ersten Oberflächenelektrode 11a, der zweiten Oberflächenelektroden 11c, 11d und 11e und der dritten Oberflächenelektrode 11b. Deshalb kann eine hohe Spannungsfestigkeit erzielt werden, ohne den gesamten Herstellungsprozeß zu verkomplizieren. Speziell kann gemäß der ersten Ausführungsform die Fläche des Guardringbereichs 3 des Halbleiterchips verringert werden, ohne den gesamten Herstellungsprozeß zu verkomplizieren. Da die Chipgröße verringert werden kann, während die Spannungsfestigkeitseigenschaften in stabiler Weise aufrecht erhalten werden, kann deshalb eine kostengünstige Halbleitervorrichtung erhalten werden.

Da die leitende Schicht 12 eine Schicht mit hohem Widerstand ist, die ein Metall eines hohen Schmelzpunktes enthält, wie z.B. Ti, hat sie zusätzlich eine abschirmende Wirkung gegen ionische (aufladende) Substanzen oder Verunreinigungen von außen. Deshalb kann die Herstellungsausbeute der Halbleitervorrichtungen verbessert werden.

Bei der ersten Ausführungsform wurde eine Ti-Schicht unterhalb der ersten Oberflächenelektrode 11a, der zweiten Oberflächenelektroden 11c, 11d und 11e und der dritten Oberflächenelektrode 11b ausgebildet und eine Al-Schicht ist auf die Ti-Schicht gestapelt zum Vorsehen eines zweilagigen Stapelaufbaus. Diese Oberflächenelektroden können jedoch mehrlagige Metallschichten sein, die durch Stapeln von drei oder mehr unterschiedlichen Metallschichten ausgebildet sind. In diesem Fall liegt die unterste Metallschicht der mehrlagigen Metallschicht auf dem Bereich frei, in dem die Oberflächenmetallschicht nicht auf der Isolierschicht 8 ausgebildet ist. Unter Verwendung der oben beschriebenen Teilätzung wird die unterste Metallschicht dann lediglich mit einer vorbestimmten Dicke belassen. Als ein Ergebnis kann die auf der Isolierschicht 8 ausgebildete leitende Schicht als eine Schicht des gleichen Materials wie das Material der untersten Metallschicht der oben beschriebenen Oberflächenelektroden (mehrlagige Metallschichten) ausgebildet werden.

Obwohl bei der ersten Ausführungsform die Halbleitervorrichtung unter Verwendung eines n-Typ-Halbleitersubstrates 5 ausgebildet wurde, ist ein Aufbau, bei dem ein p-Typ-Halbleitersubstrat verwendet wird und alle Leitungstypen der anderen Komponenten umgekehrt sind, ebenfalls möglich. Sogar mit solch einem Aufbau kann dieselbe Wirkung erhalten werden.

Bei der ersten Ausführungsform wurden drei Zweitdotierungsschichten 3a, 3b und 3c auf der ersten Hauptoberfläche des Halbleitersubstrates 5 als Guardringe ausgebildet. Die Anzahl dieser Dotierungsschichten kann jedoch Eins oder mehr als Eins sein und kann basierend auf den geforderten Spannungsfestigkeitseigenschaften bei dem Halbleiterchip 1 frei gewählt werden.

Zweite Ausführungsform

Eine Halbleitervorrichtung gemäß der zweiten Ausführungsform wird Bezug nehmend auf 3 beschrieben. Hier konzentriert sich die Beschreibung auf unterschiedliche Aspekte gegenüber der ersten Ausführungsform.

Auf einer Isolationsschicht 8 erstreckt sich eine leitende Schicht 12 von einer zweiten Oberflächenelektrode 11e zu der Seite einer dritten Oberflächenelektrode 11b hin und endet zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b. Speziell ist die leitende Schicht 12 auf der Isolationsschicht 8 so begrenzt, daß sie sich von der zweiten Oberflächenelektrode 11e, welche unter den drei zweiten Oberflächenelektroden 11c, 11d und 11e der dritten Oberflächenelektrode 11b am nächsten ist, zu einem vorbestimmten Ort zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b erstreckt, so daß sie nicht mit der dritten Oberflächenelektrode 11b verbunden ist. Die übrigen Strukturen sind identisch zu jenen bei der ersten Ausführungsform.

Durch den oben beschriebenen Aufbau kann der Bereich, in dem die Verarmungsschicht ausgebildet wird, wenn eine Vorspannung in Sperrichtung dem p-n-Übergang zugeführt wird, begrenzt werden auf den Bereich von dem äußersten Guardring, d.h. der zweiten Dotierungsschicht 3c, zu dem oben beschriebenen vorbestimmten Ort zwischen der zweiten Oberflächenelektrode 11e und der dritten Oberflächenelektrode 11b.

Dadurch kann die Variation in der Ausdehnung der Verarmungsschicht in der seitlichen Richtung minimiert werden, sogar wenn es eine Schwankung des spezifischen Widerstandes des Halbleitersubstrates 5, eine Kontamination durch externe negative Ionen oder dergleichen gibt. Deshalb kann die Stabilität der Spannungsfestigkeit des Halbleiterelementes verbessert werden.

Dritte Ausführungsform

Eine Halbleitervorrichtung gemäß der dritten Ausführungsform wird Bezug nehmend auf 4 und 5 beschrieben. Hier konzentriert sich die Beschreibung auf unterschiedliche Aspekte zu der ersten und zweiten Ausführungsform.

Wie 4 zeigt ist eine Öffnung auf jeder der zweiten Dotierungsschichten 3a, 3b und 3c der Isolationsschicht 8 ausgebildet und eine Ti-Schicht und eine Al-Schicht sind in der Öffnung vergraben. Durch diese Metallschichten werden die zweiten Dotierungsschichten 3a, 3b und 3c mit den zweiten Oberflächenelektroden 11c, 11d bzw. 11e verbunden.

Speziell sind auf den zweiten Dotierungsschichten 3a, 3b und 3c in der Isolationsschicht 8 leitende Verbindungsabschnitte (Kontakte) 16a, 16b bzw. 16c ausgebildet. Durch diese Kontakte werden die zweiten Dotierungsschichten 3a, 3b und 3c elektrisch mit den zweiten Oberflächenelektroden 11c, 11d bzw. 11e verbunden. Andere Strukturen sind identisch zu jenen bei der ersten Ausführungsform.

Durch den oben beschriebenen Aufbau können die Potentiale der zweiten Dotierungsschichten 3a, 3b und 3c gleich den Potentialen der zweiten Oberflächenelektroden 11c, 11d bzw. 11e gemacht werden. Deshalb kann die Stabilität der Spannungsfestigkeit des Halbleiterelementes stärker verbessert werden als bei der ersten Ausführungsform.

Zusätzlich kann der bei der zweiten Ausführungsform (siehe 3) gezeigte Aufbau die oben beschriebenen Kontakte aufweisen. Wie 5 zeigt, ist ebenfalls ein Aufbau möglich, bei dem die zweiten Dotierungsschichten 3a, 3b und 3c mit den zweiten Oberflächenelektroden 11c, 11d und 11e durch die Kontakte 16a, 16b bzw. 16c verbunden sind. Deshalb kann die Stabilität der Spannungsfestigkeit des Halbleiterelementes stärker verbessert werden als bei der zweiten Ausführungsform.

Vierte Ausführungsform

Eine Halbleitervorrichtung gemäß der vierten Ausführungsform wird Bezug nehmend auf 6 beschrieben. Die Beschreibung konzentriert sich hier auf unterschiedliche Aspekte zu der ersten bis dritten Ausführungsform.

6 zeigt eine Draufsicht einer Halbleitervorrichtung gemäß der vierten Ausführungsform von oberhalb der ersten Hauptoberfläche derselben betrachtet. Die Halbleitervorrichtung gemäß der vierten Ausführungsform hat einen Aufbau, bei dem eine leitende Schicht 12 selektiv auf jedem Eckabschnitt 17 eines quadratischen Halbleiterchips 1 bei der Halbleitervorrichtung, die in irgendeiner der Ausführungsformen 1 bis 3 gezeigt ist, ausgebildet ist. Speziell sind auf der Isolierschicht 8 ausgebildete leitende Schichten 12 selektiv auf den Eckabschnitten 17 des Halbleiterchips ausgebildet. Andere Strukturen sind identisch zu jenen bei der ersten bis dritten Ausführungsform.

Wenn der Halbleiterchip 1 quadratisch ist, wie 6 zeigt, oder von einer Gestalt mit Eckabschnitten, wie z.B. ein Rechteck (nicht gezeigt), werden Eckabschnitte ebenfalls in einer Verarmungsschicht erzeugt, die entlang des Guardringbereichs ausgebildet ist. Da elektrische Felder in solchen Eckabschnitten erhöht sind, wird die Spannungsfestigkeit verhältnismäßig niedriger als die Spannungsfestigkeit in anderen Abschnitten. Bei der vierten Ausführungsform kann die Stabilität der Spannungsfestigkeit in Eckabschnitten durch den in 6 gezeigten Aufbau verbessert werden.

Gemäß der vierten Ausführungsform kann die Schwankung der Spannungsfestigkeit in dem gesamten Halbleiterchip 1 verringert werden durch Verbessern der Spannungsfestigkeit in den Eckabschnitten, in denen die Spannungsfestigkeit verhältnismäßig niedrig in dem Halbleiterchip ist. Dies bedeutet, der gesamte Chip hat eine gute Ausgewogenheit der Spannungsfestigkeit, so daß die Zuverlässigkeit des Halbleiterchips erhöht werden kann.

Bei der vierten Ausführungsform wurden Beispiele gezeigt, bei denen die Halbleiterchips quadratisch oder rechteckig waren. Die gleiche Wirkung kann jedoch ebenfalls mit polygonalen, wie z.B. oktagonalen, Halbleiterchips erhalten werden. Speziell kann die gleiche Wirkung erzielt werden, solange der Halbleiterchip Eckabschnitte aufweist. Weiterhin ist die vierte Ausführungsform nicht auf einen IGBT beschränkt, sondern ist wirkungsvoll bei allen Halbleiterelementen, bei denen hohe Spannungsfestigkeitseigenschaften erforderlich sind, einschließlich MOSFETs oder Dioden.

Offensichtlich sind viele Abwandlungen und Variationen der vorliegenden Erfindung möglich im Lichte der obigen Lehren. Es ist deshalb verständlich, daß die Erfindung innerhalb des Umfangs der beigefügten Ansprüche in anderer Weise durchgeführt werden kann als sie speziell beschrieben wurde.


Anspruch[de]
Halbleitervorrichtung mit:

einem Halbleitersubstrat (5) eines ersten Leitungstyps;

einem Vorrichtungsbereich (2), der auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist;

einem Guardringbereich (3), der auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist und den Vorrichtungsbereich (2) umgibt;

einer ersten Dotierungsschicht (6) eines ersten Leitungstyps, die in dem Vorrichtungsbereich (2) ausgebildet ist;

einer ersten Elektrode (11a), die über der ersten Dotierungsschicht (6) ausgebildet ist und mit der ersten Dotierungsschicht (6) verbunden ist;

zumindest einer zweiten Dotierungsschicht (3a, 3b, 3c) des zweiten Leitungstyps, die in dem Guardringbereich (3) getrennt von der ersten Dotierungsschicht (6) ausgebildet ist und den Vorrichtungsbereich (2) umgibt;

einer Isolationsschicht (8), die die Deckfläche der zweiten Dotierungsschicht (3a, 3b, 3c) auf dem Halbleitersubstrat (5) bedeckt, deren eines Ende die erste Elektrode (11a) kontaktiert;

einer zweiten Elektrode (11c, 11d, 11e), die auf der Deckfläche der Isolationsschicht (8) der zweiten Dotierungsschicht (3a, 3b, 3c) gegenüberliegend ausgebildet ist; und

einer leitenden Schicht (12), die auf der Deckfläche der Isolationsschicht (8) zwischen benachbarten Elektroden unter der ersten Elektrode (11a) und der zweiten Elektrode (11c, 11d, 11e) ausgebildet ist.
Halbleitervorrichtung nach Anspruch 1, bei der:

eine Kanalstopperregion (4), die den Guardringbereich (3) umgibt, auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist;

eine dritte Dotierungsschicht (7) des ersten Leitungstyps getrennt von der zweiten Dotierungsschicht (3a, 3b, 3c) in der Kanalstopperregion (4) ausgebildet ist;

eine dritte Elektrode (11b), die mit der dritten Dotierungsschicht (7) verbunden ist, auf der dritten Dotierungsschicht (7) ausgebildet ist;

wobei die dritte Elektrode (11b) das andere Ende der Isolationsschicht (8) kontaktiert; und

die leitende Schicht (12) ebenfalls auf der Deckfläche der Isolationsschicht (8) zwischen der zweiten Elektrode (11c, 11d, 11e), die der dritten Elektrode (11b) am nächsten ist, und der dritten Elektrode (11b) ausgebildet ist.
Halbleitervorrichtung nach Anspruch 1, bei der:

eine Kanalstopperregion (4), die den Guardringbereich (3) umgibt, auf der Hauptoberfläche des Halbleitersubstrates (5) ausgebildet ist;

eine dritte Dotierungsschicht (7) des ersten Leitungstyps getrennt von der zweiten Dotierungsschicht (3a, 3b, 3c) in der Kanalstopperregion (4) ausgebildet ist;

eine dritte Elektrode (11b), die mit der dritten Dotierungsschicht (7) verbunden ist, auf der dritten Dotierungsschicht (7) ausgebildet ist;

die dritte Elektrode (11b) das andere Ende der Isolationsschicht (8) kontaktiert; und

die leitende Schicht (12) sich auf der Deckfläche der Isolationsschicht (8) von der zweiten Elektrode (11c, 11d, 11e), die der dritten Elektrode (11b) am nächsten ist, zu einem vorbestimmten Ort zwischen der zweiten Elektrode (11c, 11d, 11e) und der dritten Elektrode (11b) erstreckt.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der der Widerstand der leitenden Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, höher ist als der Widerstand der zweiten Elektrode (11c, 11d, 11e). Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der:

die zweite Elektrode (11c, 11d, 11e) eine Schicht ist, die durch Stapeln einer Mehrzahl von unterschiedlichen Metallschichten ausgebildet ist, und

die leitende Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, eine Schicht ist, die aus dem gleichen Material wie die Metallschicht der untersten Schicht der zweiten Elektrode (11c, 11d, 11e) ausgebildet ist.
Halbleitervorrichtung nach Anspruch 5, bei der die Dicke der leitenden Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, dünner ist als die Metallschicht der untersten Schicht der zweiten Elektrode (11c, 11d, 11e). Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der:

die leitende Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, entweder Ti, TiN oder TiW enthält.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, bei der:

ein leitender Verbindungsabschnitt (16a, 16b, 16c) auf der zweiten Dotierungsschicht (3a, 3b, 3c) in der Isolationsschicht (8) ausgebildet ist, und

die zweite Dotierungsschicht (3a, 3b, 3c) elektrisch mit der zweiten Elektrode (11c, 11d, 11e) über den Verbindungsabschnitt (16a, 16b, 16c) verbunden ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der:

die Halbleitervorrichtung ein quadratischer oder rechteckiger Halbleiterchip (1) ist, und

die leitende Schicht (12), die auf der Isolationsschicht (8) ausgebildet ist, selektiv auf dem Eckabschnitt des Halbleiterchips (1) ausgebildet ist.






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