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Verfahren zur Herstellung von gegen elektrostatische Entladung geschützten Bauelementen mit selbstausgerichteter Silicidstruktur - Dokument DE69934360T2
 
PatentDe  


Dokumentenidentifikation DE69934360T2 06.12.2007
EP-Veröffentlichungsnummer 0000975023
Titel Verfahren zur Herstellung von gegen elektrostatische Entladung geschützten Bauelementen mit selbstausgerichteter Silicidstruktur
Anmelder Sharp K.K., Osaka, JP;
Sharp Microeletronics Technology, Inc., Camas, Wash., US
Erfinder Hsu, Sheng Teng, Camas, WA 98607, US
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Aktenzeichen 69934360
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 15.03.1999
EP-Aktenzeichen 993019793
EP-Offenlegungsdatum 26.01.2000
EP date of grant 13.12.2006
Veröffentlichungstag im Patentblatt 06.12.2007
IPC-Hauptklasse H01L 27/02(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse H01L 27/092(2006.01)A, L, I, 20051017, B, H, EP   H01L 21/8238(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
Gebiet der Erfindung

Die Erfindung betrifft integrierte Schaltkreise, und spezieller betrifft sie eine Struktur und ein Verfahren zum Sorgen für Schutz gegen elektrostatische Entladung bei integrierten Schaltkreisen, die eine Komponente mit selbstausgerichteter Silicidstruktur enthalten.

Hintergrund der Erfindung

Integrierte Schaltkreise auf Siliciumbasis neigen zu Schäden durch elektrostatische Entladung (ESD), insbesondere dann, wenn der Benutzer eines Bauteils, das einen integrierten Schaltkreis enthält, am Körper eine statische Ladung aufbaut und anschließend mit dem den integrierten Schaltkreis enthaltenden Bauteil in Berührung kommt. Die in einem menschlichen Körper induzierte elektrostatische Ladung kann eine Spannung in der Größenordnung von 5000 Volt erzeugen. Die meisten integrierten Schaltkreise arbeiten bei nicht mehr als 5 Volt, und eine elektrostatische Entladung vom menschlichen Körper kann für den integrierten Schaltkreis eine traumatische Erfahrung darstellen. Eine Vorgehensweise, einen integrierten Schaltkreis mit ESD-Schutz zu versehen, besteht darin, ihn auf ein Substrat aufzubauen, das weniger zu Schäden aus ESD neigt. Der integrierte Schaltkreis kann auf Silicium-Volumensubstraten, Silicium-auf-Isolator(SOI)-Substraten oder auf Substraten mit Trennung durch Sauerstoffimplantation (SIMOX) hergestellt werden.

Ein Schutz gegen elektrostatische Entladung (ESD) erfolgt im Allgemeinen durch das Hinzufügen eines Maskierungsschritts während der Herstellung eines Bauteils mit integriertem Schaltkreis, um eine Silicidbildung eines benachbart zur Gateelektrode liegenden Drainbereichs zu verhindern. Diese Technik liefert jedoch keinen vollständigen ESD-Schutz, und es sind zusätzliche Schritte, Zeit und Kosten beim Herstellprozess erforderlich.

GB 2 292 480 offenbart ein Halbleiterbauteil mit integriertem Schaltkreis, das einen Schutz-LDD-MOSFET enthält. Dieser MOSFET verfügt über Source- und Drainbereiche sowie einen in einem Halbleitersubstrat ausgebildeten Kanalbereich 2. Der Sourcebereich besteht aus einem ersten leicht dotierten Bereich 4a und einem ersten stark dotierten Bereich 6a. Der erste leicht dotierte Bereich 4a liegt benachbart zu einem ersten Ende des Kanalbereichs. Der Drainbereich besteht aus einem ersten leicht dotierten Bereich 4b und einem zweiten stark dotierten Bereich 6d. Der zweite leicht dotierte Bereich liegt benachbart zu einem zweiten Ende des Kanalbereichs. Der Abstand L3 vom zweiten Ende des Kanalbereichs zum entgegengesetzten Ende des zweiten stark dotierten Bereichs ist größer als der Abstand L1 vom ersten Ende des Kanalbereichs zum entgegengesetzten Ende des ersten stark dotierten Bereichs. Selbst wenn die Rückschlagspannung des MOSFET im selben MOSFET von einem Ort zum anderen schwankt, besteht die Tendenz, dass im gesamten Drainbereich beinahe gleichzeitig der Rückschlageffekt auftritt, was es ermöglicht, die ESD-Durchbruchsspannungsfestigkeit des Schutz-MOSFET zu verbessern.

EP 0 654 830 offenbart ein Halbleiterbauteil mit integriertem Schaltkreis mit MOSFETs mit Metallsilicidfilmen auf der Oberfläche von Source- und Drainbereichen.

Zusammenfassung der Erfindung

Gemäß der Erfindung ist ein Verfahren zum Herstellen eines ESD-geschützten Bauteils mit selbst-ausgerichteter Silicidstruktur geschaffen, wie es im Anspruch 1 beansprucht ist.

Es ist wünschenswert, ein Verfahren zu schaffen, durch das ein robustes ESD-geschütztes Bauteil unter Verwendung einer minimalen Anzahl von Schritten hergestellt wird.

Kurze Beschreibung der Zeichnungen

Um die Erfindung leichter verständlich zu machen, werden nun spezielle Ausführungsformen derselben beschrieben.

1 ist eine Schnittansicht eines Teils eines parasitären Bipolartransistors in einem MOS-Transistor;

2a und 2b zeigen eine Schnittansicht eines Teils eines Bipolartransistors mit bekanntem ESD-Schutz bzw. das Ersatzschaltbild;

3a und 3b zeigen eine Schnittansicht eines Teils einer LDD-Struktur gemäß der Erfindung bzw. das Ersatzschaltbild;

4 veranschaulicht einen Zwischenschritt beim Aufbauen eines ESD-geschützten Bauteils gemäß einer Ausführungsform;

5 veranschaulicht einen weiteren Schritt beim Aufbauen eines ESD-geschützten Bauteils gemäß einer Ausführungsform;

6 ist eine Schnittansicht eines gemäß einer Ausführungsform aufgebauten CMOS-Transistorpaars;

7 veranschaulicht einen Schritt beim Aufbauen eines Bauteils mit pn-Übergang gemäß einer Ausführungsform;

8 veranschaulicht einen Schritt beim Aufbauen eines SCR-Bauteils gemäß einer Ausführungsform.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Der Strom aus einer elektrostatischen Entladung (ESD) bei einem MOS-Transistor wird tatsächlich über einen parasitären Bipolartransistor geleitet. Wenn beispielsweise ein NMOS-Transistor (nMOST) verwendet wird, liegt zum Beginn eines ESD-Ereignisses eine große Spannung am Drain des nMOST an. Dies führt dazu, dass am Drainübergang ein Lawinendurchbruch auftritt. Elektronen fließen zur Drainelektrode, während Löcher zum Substrat fließen. Der Löcherstromfluss bewirkt einen Spannungsabfall, was zu einer Vorwärts-Durchlassspannung am Sourceübergang führt. Diese Vorspannung schaltet den parasitären npn-Bipolartransitor ein.

In der 1 ist ein Querschnitt eines Teils eines MOS-Transistors allgemein bei 10 dargestellt, und bei 12 ist schematisch der Schaltkreis überlagert dargestellt. Der Transistor 10 verfügt über ein Substrat 14, einen n+-Sourcebereich 16, einen n+-Drainbereich 18 und einen Gatebereich 20. Außerdem erstrecken sich Oxidisolationsbereiche 22, 24 um den Umfang der Struktur. Silicidbereiche 26, 28 liegen über dem Source- bzw. dem Drainbereich, während leicht dotierte Bereiche 30, 32 auf jeder Seite des Gatebereichs 20 liegen. Eine Oxidwanne 34 liegt über dem Gatebereich 20 und ist mit einer Gateelektrode 36 aus Polysilicium aufgefüllt. Der parasitäre Bipolartransistor ist durch die Source 16 als Emitter, das Substrat (die Wanne) 14 als Basis und den Drainbereich 18 als Kollektor aufgebaut.

Die Silicidschichten 26, 28 sind hoch leitend. Der Kollektorstrom des parasitären Bipolartransistors konzentriert sich ganz am benachbart zum Gatekanal 20 liegenden Rand des n-Drainübergangs. Die Stromdichteverteilung am Drainübergang ist schematisch in einer eingesetzten Grafik 38 in der 1 dargestellt. Der Einsatz 38 zeigt j über x, und es zeigt sich, dass die Stromdichteverteilung, j, stark abfällt, wenn x, der Abstand vom Gatekanalbereich zunimmt.

Eine bekannte Lösung betreffend dieses Problem besteht darin, eine Maske hinzuzufügen, um Silicidbildung des Drainübergangs benachbart zur Gateelektrode zu verhindern. Ein derart aufgebauter bekannter MOS-Transistor ist in der 2a allgemein mit 40 gekennzeichnet. Das Ersatzschaltbild ist unter 42 in der 2b dargestellt, sowie im schematischen Einsatz in der 2a, wobei R1 > R2 > R3 gilt. Die Stromverteilung wird gleichmäßiger, wie es im Grafikeinsatz bei 44 dargestellt ist. Diese Struktur ist der in der 1 dargestellten ähnlich, jedoch erstreckt sich ein Silicidbereich 28a nicht vollständig über den Drainbereich 18. Der Prozess zum Herstellen eines derartigen Bauteils benötigt jedoch während des Bauteileaufbaus einen zusätzlichen Maskierungsschritt, was die Herstellkosten erhöht und den Aufbauprozess verkompliziert.

Die vorliegende Ausführungsform nutzt die Tatsache, dass ein Silicid-auf-Silicium-Kontakt nur dann ohmsch ist, wenn das Silicium sehr stark dotiert ist. Der Kontaktwiderstand ist stark von der Dotierungsdichte abhängig, wenn die Dotierungsdichte des Siliciums relativ niedrig ist. Bei wenig bis mittelstark dotiertem Silicium, wo Ionen mit einer Konzentration im Allgemeinen im Bereich von 1,0·1018cm–3 bis 5,0·1019cm–3 implantiert sind, ist der Kontaktwiderstand groß. Eine niedrigere Dotierungsdichte führt zu einem größeren Kontaktwiderstand. Diese Charakteristik wird bei der Erfindung dazu verwendet, Bauteile mit ausgewählten Werten des Kontaktwiderstands herzustellen, um ein robustes ESD-Bauteil zu schaffen. So wie hier verwendet, bedeutet ein Prozessschritt, der dahingehend beschrieben wird, dass Ionen unter Verwendung eines Prozesses für niedrigere Dotierungsdichte implantiert werden, das Implantieren von Ionen mit einer Konzentration im Wesentlichen im Bereich von 1,0·1018cm–3 bis 5,0·1019cm–3.

Es wird nun auf die 3a Bezug genommen, in der ein Teil eines nMOS-Transistors mit 50 gekennzeichnet ist, während das Ersatzschaltbild in der 3b mit 52 gekennzeichnet ist. Schichten 30, 32 sind leicht dotierte Bereiche. Die Schicht 32 dient dazu, für einen Abstand des Drainbereichs 18 vom Gatekanal 20 zu sorgen. Eine Silicidschicht 28b erstreckt sich über den Drainbereich 18 und die Schicht 32. Bei dieser Ausführungsform der Erfindung werden der Sourcebereich 16 und der Drainbereich 18 durch einen LDD-Prozess dadurch hergestellt, dass Arsenionen mit einer Dosis von 5,0·1012cm–2 bis 5,0·1014cm–2 mit einer Energie von 20 keV bis 50 keV implantiert werden. R1 ist die Summe aus dem LDD-Widerstand und dem Kontaktwiderstand LDD-gegen-Silicium. R3 entspricht dem Widerstand der n+-Schicht, und R2 liegt dazwischen. Daher gilt R1 > R2 > R3. Als Ergebnis ist die Stromverteilung im n+-Drainübergang gleichmäßig, ähnlich wie beim bekannten Prozess. Dieselbe Technik kann bei der Ausbildung für einen SCR-ESD-Schutz, wie es in der 8 veranschaulicht ist, verwendet werden.

Es wird nun auf die 4 Bezug genommen, gemäß der ein CMOS-Transistorpaar, allgemein bei 60, als Beispiel einer Bauteilherstellung verwendet ist. Das Bauteil 60 beinhaltet einen nMOS-Transistor 62 und einen pMOS-Transistor 64. Das Bauteil 60 wird auf einem Substrat aus einkristallinem Silicium 66 hergestellt. Auf dem Substrat werden zwei Bauteilgebiete ausgebildet: eine p-Wanne 68 und eine n-Wanne 70. Es wird den bekannten Prozessen gefolgt, um die n-Wanne und die p-Wanne herzustellen. Die Bauteilgebiete werden durch STI- oder LOCOS-Isoliertechniken isoliert.

Ein typischer STI(Shallow Trench Isolation)-Prozess beginnt mit dem Abscheiden einer dünnen Schicht aus Siliciumoxid, im Bereich von 10 nm bis 50 nm, auf dem Substrat 66, woraufhin eine Schicht aus Siliciumnitrid mit einer Dicke zwischen 15 nm und 200 nm abgeschieden wird. Auf denjenigen Teil des aktiven Gebiets, in dem die aktiven Bauteile aufzubauen sind, wird ein Muster aus einem Fotoresist aufgebracht. Die Nitrid- und die Oxidschicht werden in den nicht durch den Fotoresist abgedeckten Gebieten geätzt, woraufhin das darunterliegende Silicium bis auf eine Tiefe von 400 nm bis 700 nm geätzt wird. Der Fotoresists wird abgezogen und der Wafer wird bereinigt. Als Nächstes wird eine dünne Schicht aus Siliciumoxid auf die Oberfläche des geätzten Siliciums aufgewachsen, und auf dem gesamten Substrat wird eine Schicht aus Siliciumoxid abgeschieden. Die Dicke dieser Oxidschicht entspricht mindestens der Tiefe der zuvor ausgebildeten Siliciumgräben. Dann wird der Wafer einem CMP-Prozess unterzogen, um das überschüssige Siliciumoxid wegzupolieren. Der CMP stoppt auf dem Niveau des Siliciumnitrids. Das Siliciumnitrid wird mit heißer Phosphorsäure, H2PO3 geätzt, und die Oxidflecken über den aktiven Gebieten werden durch eine BHF-Lösung entfernt. Dadurch wird die Ausbildung der STI-Struktur abgeschlossen.

LOCOS ist ein lokaler Oxidationsprozess, der dazu verwendet wird, ein Bauteilgebiet zu isolieren. Wie beim STI-Prozess wird ein dünnes Oxidkissen mit einer Dicke von 10 nm bis 40 nm, auf einem Substrat 66 abgeschieden. Als Nächstes wird eine Siliciumnitridschicht mit einer Dicke zwischen 100 nm und 200 nm abgeschieden. Die aktiven Gebiete werden mit einem Fotoresist maskiert, und das Nitrid in den Feldgebieten wird durch einen Ätzprozess mit heißer Phosphorsäure entfernt. Der Fotoresist wird abgezogen, und der Wafer wird einem Oxidationsprozess bei hoher Temperatur unterzogen. Die Oxidationstemperatur beträgt typischerweise zwischen 950°C und 1100°C. Durch diesen Prozess wird Siliciumoxid auf das freigelegte Siliciumoberflächengebiet, d.h. die nicht mit Siliciumnitrid bedeckten Gebiete, aufgewachsen. Unter den Siliciumnitridschichten wächst kein Oxid. Nach der Züchtung der Oxidschicht werden das Nitrid und das Kissenoxid entfernt. Die aktiven Gebiete des Bauteils werden durch eine dicke Oxidschicht getrennt. Die Schwellenspannung wird durch Ionenimplantation eingestellt.

Nachdem die Züchtung des Gateoxids abgeschlossen ist, wird Polysilicium abgeschieden und selektiv geätzt, um Gateelektroden 94, 96 auszubilden. Für den nMOS-Transistor 62 werden ein Sourcebereich 72, ein Gatekanal 74 und ein Drainbereich 76 ausgebildet. Der Sourcebereich 72 und der Drainbereich 76 werden durch LDD hergestellt, nämlich durch Implantieren von Arsenionen mit einer Dosis von 5,0·1012cm–2 bis 1,0·1014cm–2 bei einer Energie von 20 keV bis 50 keV. Die Oxidbereiche 78, 80 und 82 sind STI-Bereiche.

Für den pMOS-Transistor 70 werden ein Drainbereich 84, ein Gatekanal 86 und ein Sourcebereich 88 hergestellt. Der Sourcebereich 88 und der Drainbereich 84 werden, in diesem Fall, durch pLDD dadurch hergestellt, dass Bipolartransistor-Ionen mit einer Dosis von 5,0·1012cm–2 bis 1,0·1014cm–2 bei einer Energie von 20 keV bis 50 keV implantiert werden. Durch CVD wird ein Gateelektroden-Seitenwandoxid aus Siliciumoxid hergestellt und durch einen Plasmaprozess rückgeätzt, um über den Gateelektroden 94, 96 Oxidwannen 90, 92 auszubilden.

Die Struktur 60 wird mit einem Fotoresist, wie er in der 4 bei 98, 100 dargestellt ist, zur n+-Ionenimplantation bedeckt. Diese Maske bedeckt alle pMOS-Gebiete sowie einen Teil des nMOS-Drainbereichs und das benachbarte Gatekanalgebiet.

Ein n+-Sourcebereich 104 und ein n+-Drainbereich 106 werden durch Implantieren von Arsenionen mit einer Dosis von 1,0·1015 bis 5,0·1015 cm–2 bei einer Energie von 20 keV bis 50 keV ausgebildet. Der Fotoresist wird abgezogen, was zur in der 5 dargestellten Struktur 300 führt.

Gemäß weiterer Bezugnahme auf die 5 wird ein Fotoresist 108, 109, wie dargestellt, zur p+-Ionenimplantation aufgebracht. Diese Maske bedeckt alle nMOS-Gebiete sowie einen Teil des pMOS-Draingebiets und des benachbarten Gategebiets. Die p+-Ionenimplantation erfolgt mit Bipolartransistor-Ionen mit einer Dosis von 1,0·1015cm–2 bis 5,0·1015cm–2 bei einer Energie von 20 keV bis 50 keV. Dies führt zur Ausbildung eines p+-Drainbereichs 110 und eines p+-Sourcebereichs 112 (6). Erneut wird der Fotoresist abgezogen.

Silicidschichten 114, 116, 118, 120, 122 und 124 werden durch einen Prozess für eine selbst-ausgerichtete Silicidstruktur hergestellt, wobei der Wafer gereinigt wird und das Oxid auf den Oberseiten der Source, des Drains und des Gates durch einen BHF-Ätzprozess entfernt wird. Auf dem Siliciumwafer wird eine Schicht aus Ti oder Co, oder aus einem anderen geeigneten hochschmelzenden Metall, mit einer Dicke von 5 nm bis 20 nm abgeschieden. Dann wird der Wafer in Stickstoffumgebungsatmosphäre bei 600°C bis 650°C für Ti, und bei 500°C bis 600°C für Co, für 10 bis 30 Sekunden erhitzt, um auf den Gebieten, auf denen Silicium mit dem hochschmelzenden Metall in Kontakt steht, ein metallreiches Silicid auszubilden. Das Metall, das nicht reagiert hat, wird durch selektives chemisches Auflösen, wie Piranha, oder in einem HCL-H2O2-Gemisch entfernt. Durch eine zusätzliche Wärmebehandlung bei 700°C bis 900°C in einer Stickstoffumgebungsatmosphäre für 20 Sekunden bis 1 Minute wird das metallreiche Silicid in ein Disilicid niedrigen Widerstands umgewandelt.

Die Struktur 310 wird durch CVD mit einer Oxidschicht 126 bedeckt und zur Metallisierung geätzt. Die Metallisierung erzeugt die Sourceelektrode 128, die ein VSS-Anschluss ist, die Gateelektrode 130, eine gemeinsame Drainelektrode 132, eine Gateelektrode 134 sowie eine Sourceelektrode 136, die einen VDD-Anschluss bildet. Wie es in der 6 dargestellt ist, sind die Silicidschichten lateral von den Gatekanalbereichen getrennt, wodurch für robusten ESD-Schutz gesorgt ist. Genauer gesagt, sind die Silicidschichten 118, 120, die über den Drainbereichen 76 bzw. 84 liegen, vom Gatekanal 84, 86 um 20 nm bis 150 nm getrennt, während die Silicidschichten 114, 124 über den Sourcebereichen 72 bzw. 88 lateral um 20 nm bis 150 nm gegen die Gatekanäle getrennt sind.

Die 7 zeigt das Layout eines p/n-Übergangs 140 mit ESD-Schutz. Der Übergang 140 verfügt über eine p-Wannenstruktur 141 und eine n-Wannenstruktur 142. Dem Querschnitt ist ein schematisches Schaltbild überlagert. Die Strukturen werden auf einem Substrat 66 hergestellt. Eine p-Wanne 68 und eine n-Wanne 70 werden auf dem Substrat 66 ausgebildet. Vor dem Aufbau des p/n-Übergangs gemäß der Erfindung werden Oxidisolationsbereiche 143, 144, 146, 148 und 150 ausgebildet. Gleichzeitig mit der Source/Drain-Ionenimplantation werden eine p+-Schicht 152 und eine n+-Schicht 154 ausgebildet. Gleichzeitig mit einer LDD-Ionenimplantation werden eine leicht dotierte n-Schicht 156 und eine p-Schicht 166 ausgebildet.

Auf der n-Wannenstruktur 142 werden eine n+-Schicht 162, eine p+-Schicht 164 sowie eine leicht dotierte p-Schicht 166 ausgebildet. Silicidschichten 158, 160, 168 und 170 werden so ausgebildet, wie es bereits beschrieben wurde.

Die 8 zeigt das Layout eines SCR 180 zum ESD-Schutz, mit schematisch überlagertem Schaltbild. Die p-Wanne 68 und die n-Wanne 70 werden auf dem Substrat 66 ausgebildet. Die STI-Bereiche 186, 188, 190, 192 und 194 werden so ausgebildet, wie es bereits beschrieben wurde. Die p+-Schichten 196, 208 sowie die n+-Schichten 198, 206 werden gleichzeitig mit der p+- und n+-Source/Drain-Ionenimplantation ausgebildet. Während der LDD-Ionenimplantation für den nMOS und den pMOS werden eine n-Schicht 200 bzw. eine p-Schicht 210 ausgebildet. Während des Prozesses zum Ausbilden einer selbst-ausgerichteten Silicidstruktur für die MOS-Transistoren werden Silicidschichten 202, 204, 212 und 214 ausgebildet. Es werden eine n-Wannenstruktur 184, eine n+-Schicht 206, eine p+-Schicht 108 und eine p-Schicht 210 ausgebildet. Die Silicidschichten 202, 204, 212 und 214 werden gleichzeitig mit dem Prozess für eine selbst-ausgerichtete CMOS-Silicidstruktur ausgebildet.

So wurde ein Verfahren zum Herstellen eines gegen elektrostatische Entladung geschützten Bauteils mit selbst-ausgerichteter Silicidstruktur beschrieben, zu dem Folgendes gehört: Herstellen, auf einem einkristallinen Substrat, eines Sourcebereichs, eines Gatekanals und eines Drainbereichs, wobei der Sourcebereich und der Drainbereich durch Implantieren von Ionen eines ersten Typs unter Verwendung eines Prozesses für niedrige Dotierungsdichte ausgebildet werden; Abscheiden einer Gateoxidschicht auf dem Gatekanal; Maskieren zumindest eines Teils des Drainbereichs und zumindest eines Teils des Gatekanals und der Gateoxidschicht; Implantieren von Ionen eines zweiten Typs zum Ausbilden eines Gebiets zwischen dem Sourcebereich und dem Gatekanal sowie zwischen dem Drainbereich und dem Gatekanal, um dadurch den Drainbereich vom Gatekanal zu trennen; und Ausbilden von Schichten mit selbst-ausgerichteter Silicidstruktur über dem Drainbereich und dem Sourcebereich, wobei diese Schichten vom Gatekanal getrennt sind.


Anspruch[de]
Verfahren zum Herstellen eines gegen elektrostatische Entladung geschützten Bauelements mit selbst-ausgerichteter Silicidstruktur, das Folgendes beinhaltet:

Aufwachsen einer Gateoxidschicht auf den Gatekanal;

Ausbilden einer Polysiliciumschicht auf der Gateoxidschicht;

Ätzen der Polysiliciumschicht zum Ausbilden einer Gateelektrode;

Ausbilden eines Sourcebereichs (72), eines Gatekanals (74) und eines Drainbereichs (76) auf einem Substrat, wobei der Sourcebereich und der Drainbereich dadurch ausgebildet werden, dass As- oder BF2-Ionen mit einer Dosis von 5,0 × 1012 cm–2 bis 1,0 × 1014 cm–2 mit einer Energie von 20 keV bis 50 keV implantiert werden, um eine Konzentration im Bereich von 1,0 × 1018 cm–3 bis 5,0 × 1019 cm–3 zu erzielen, wobei die Gateelektrode zumindest einen Teil des Gatekanals (74) und der Gateoxidschicht maskiert;

Ausbilden von Oxidseitenwänden (90) um die Gateelektrode (94) herum;

Maskieren zumindest eines Teils des Drainbereichs mit einer Maske (98), und zumindest eines Teils des Gatekanals und der Gateoxidschicht;

Implantieren desselben Ions wie im ersten Implantationsschritt mit einer Dosis von 1,0 × 1015 cm–2 bis 5,0 × 1015 cm–2 mit einer Energie von 20 keV bis 50 keV zum Ausbilden eines fertiggestellten Sourcebereichs (104) und eines fertiggestellten Drainbereichs (106), wobei der maskierte Teil des Drainbereichs zwischen dem fertiggestellten Drainbereich (106) und dem Gatekanal (74) verbleibt, um dadurch den fertiggestellten Drainbereich vom Gatekanal zu trennen;

Entfernen der Maske (98) vom Drainbereich; und

Ausbilden selbst-ausgerichteter Siliciumschichten über dem Source- und dem Drainbereich, wobei der Teil der Silicidschichten über dem fertiggestellten Drainbereich, der in ohmschem Kontakt mit diesem steht, durch den maskierten Teil vom Gatekanal getrennt ist;

wobei zum Herstellen der selbst-ausgerichteten Silicidschichten Folgendes gehört: 1) laterales Trennen der selbst-ausgerichteten Silicidschicht über dem Drainbereich vom Gatekanal um einen Abstand im Bereich von 20 nm bis 150 nm; und 2) laterales Trennen der selbst-ausgerichteten Silicidschicht über dem Sourcebereich vom Gatekanal um einen Abstand im Bereich von 20 nm bis 150 nm.






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