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Dokumentenidentifikation DE112005002691T5 13.12.2007
Titel Speicherzugriff unter Verwendung mehrerer Sätze von Adress-/Datenleitungen
Anmelder Qimonda AG, 81739 München, DE
Erfinder Oh, Jong-Hoon, Chapel Hill, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Aktenzeichen 112005002691
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM
WO-Anmeldetag 14.11.2005
PCT-Aktenzeichen PCT/EP2005/012179
WO-Veröffentlichungsnummer 2006050983
WO-Veröffentlichungsdatum 18.05.2006
Date of publication of WO application in German translation 13.12.2007
Veröffentlichungstag im Patentblatt 13.12.2007
IPC-Hauptklasse G06F 13/16(2006.01)A, F, I, 20051114, B, H, DE

Beschreibung[de]
Hintergrund Gebiet der Erfindung

Die Erfindung bezieht sich allgemein auf einen Speicherzugriff.

Beschreibung der verwandten Technik

1 stellt ein Speichersystem 100 des Stands der Technik dar, das eine Speichersteuerung 110 und einen Speicher 120 aufweist. Die Speichersteuerung 110 ist mit dem Speicher 120 durch einen Satz von Adressleitungen 112, einen Satz von Adress-/Datenleitungen 114, Steuerleitungen 116 und eine Takt-(CLK-)Leitung (CLK = clock) 118 zu dem Taktspeicher 120 für einen synchronen Speicherzugriff gekoppelt.

Unter Bezugnahme auf ein Lesezugriff-Zeitdiagramm 200 aus 2 fordert die Speichersteuerung 110 einen Lesezugriff auf den Speicher 120 durch Ausgeben eines Adressabschnitts hoher Ordnung (A1H) über Adressleitungen 112, eines Adressabschnitts niedriger Ordnung (A1L) über Adress-/Datenleitungen 114 und eines Lesebefehls, eines aktiven Adresse-Gültig-(/ADV-)Steuersignals (ADV = address valid) und eines aktiven Chip-Freigabe-(CE-)Steuersignals (CE = chip enable) über Steuerleitungen 116 an. Der Speicher 120 speichert Adressabschnitte A1H und A1L ansprechend auf das aktive/ADV-Signal zwischen, greift auf gespeicherte Datenwörter (D1, D2, D3 und D4) zu, beginnend bei der Adresse A1, die durch Verketten der Adressabschnitte A1H und A1L gebildet ist, und gibt Datenwörter D1, D2, D3 und D4 an die Speichersteuerung 110 über Adress-/Datenleitungen 114 in aufeinanderfolgenden Taktzyklen aus.

Wenn der Speicher 120 eine Zugriffslatenz von zwei Taktzyklen besitzt und wenn Adress-/Datenleitungen 114 zu einer Zeit ein 16-Bit-Datenwort tragen, wird ein einzelner Lesezugriff von 64 Bits Daten (vier 16-Bit-Datenwörter) bei einer Adresse A1 in sechs Taktzyklen durchgeführt. Nach Abschluss dieses Lesezugriffs und einer Vorladeoperation für den Speicher 120 könnte ein weiterer Zugriff initiiert werden, um weitere 64 Bits Daten bei einer Adresse A2 zu lesen. Wie in 2 dargestellt ist, könnte dieser zweite Lesezugriff acht Taktzyklen, nachdem der erste Lesezugriff initiiert wird, initiiert werden. Vier aufeinanderfolgende Zugriffe zum Lesen von 256 Bits Daten (16 16-Bit-Datenwörter) könnten deshalb in 30 Taktzyklen durchgeführt werden, d. h. 3 × 8 Taktzyklen für die ersten drei Zugriffe plus sechs Taktzyklen für den vierten Zugriff.

In einigen Fällen ist unter Umständen der Latenznachteil, der auftritt, wenn auf Daten an unterschiedlichen Speicherorten zugegriffen wird (z. B. A1 und A2 oben), da separate Speicherzugriffsoperationen herkömmlicherweise erforderlich sind, zu groß. Entsprechend werden Verfahren und Vorrichtungen zum Reduzieren von Zugriffszeiten auf Daten an unterschiedlichen Speicherorten benötigt.

Zusammenfassung

Eines oder mehrere Ausführungsbeispiele stellen ein Verfahren zum Zugreifen auf eine Speichervorrichtung mit mehreren Adressmodi bereit. Das Verfahren umfasst allgemein, wenn ein Einadressmodus ausgewählt ist, ein Empfangen mehrerer Abschnitte einer einzelnen Adresse über einen ersten und einen zweiten Satz von Leitungen, ein Zugreifen auf ein erstes und ein zweites Speicherarray der Speichervorrichtung unter Verwendung der einzelnen Adresse und unter Verwendung des ersten und des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten. Das Verfahren umfasst allgemein, wenn ein Mehradressmodus ausgewählt ist, ein Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über den ersten und den zweiten Satz von Leitungen, ein Zugreifen auf das erste Speicherarray unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Leitungen zum Empfangen oder Senden von Daten und ein Zugreifen auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten.

Eines oder mehrere Ausführungsbeispiele stellen ein Verfahren zum Zugreifen auf eine Speichervorrichtung bereit. Das Verfahren umfasst allgemein ein Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen, ein Zugreifen auf ein erstes Speicherarray der Speichervorrichtung unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Leitungen zum Empfangen oder Senden von Daten und ein Zugreifen auf ein zweites Speicherarray der Speichervorrichtung unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten.

Eines oder mehrere Ausführungsbeispiele stellen eine Vorrichtung bereit, die allgemein ein erstes und ein zweites unabhängig adressierbares Speicherarray, einen ersten und einen zweiten Satz von Adress-/Datenleitungen und einen Steuerschaltungsaufbau umfasst. In einem ersten Adressmodus ist der Steuerschaltungsaufbau allgemein konfiguriert, um mehrere Abschnitte einer einzelnen Adresse über den ersten und den zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste und das zweite Speicherarray der Speichervorrichtung unter Verwendung der einzelnen Adresse und unter Verwendung des ersten und des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen. In einem zweiten Adressmodus ist der Steuerschaltungsaufbau allgemein konfiguriert, um mehrere Abschnitte einer ersten und einer zweiten Adresse über den ersten und den zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste Speicherarray unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen, und auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen.

Eines oder mehrere Ausführungsbeispiele stellen eine Vorrichtung bereit, die allgemein ein erstes und ein zweites unabhängig adressierbares Speicherarray, einen Schaltungsaufbau zum Empfangen mehrerer Abschnitt einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen, einen Schaltungsaufbau zum Zugreifen auf das erste Speicherarray unter Verwendung der ersten Adresse und des ersten Satzes von Leitungen zum Empfangen oder Senden von Daten und einen Schaltungsaufbau zum Zugreifen auf das zweite Speicherarray unter Verwendung der zweiten Adresse und des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten umfasst.

Eines oder mehrere Ausführungsbeispiele stellen ein System bereit, das allgemein einen oder mehrere Prozessoren, eine Speichersteuerung und eine Speichervorrichtung umfasst. Die Speichervorrichtung umfasst allgemein ein erstes und ein zweites Speicherarray und einen Schaltungsaufbau. Wenn die Speichervorrichtung in einem ersten Betriebsmodus ist, ist der Schaltungsaufbau allgemein konfiguriert, um von der Speichersteuerung mehrere Abschnitte einer einzelnen Adresse über einen ersten und einen zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste und das zweite Speicherarray der Speichervorrichtung unter Verwendung der einzelnen Adresse und unter Verwendung des ersten und des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen. Wenn die Speichervorrichtung in einem zweiten Betriebsmodus ist, ist der Schaltungsaufbau allgemein konfiguriert, um von der Speichersteuerung mehrere Abschnitte einer ersten und einer zweiten Adresse über den ersten und den zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste Speicherarray unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen und auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen.

Kurze Beschreibung der Zeichnungen

Damit die oben genannten Merkmale der vorliegenden Erfindung detailliert verständlich werden, erfolgt eine genauere Beschreibung der Erfindung, die oben kurz zusammengefasst wurde, unter Bezugnahme auf Ausführungsbeispiele, von denen einige in den beigefügten Zeichnungen dargestellt sind. Es wird jedoch darauf verwiesen, dass die beigefügten Zeichnungen nur typische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht als Einschränkung ihres Schutzbereichs aufgefasst werden sollen, da die Erfindung andere gleichermaßen wirksame Ausführungsbeispiele zulassen könnte.

1 stellt ein Speichersystem des Stands der Technik dar;

2 stellt ein Lesezugriff-Zeitdiagramm für das Speichersystem aus 1 dar;

3 stellt für eines oder mehrere Ausführungsbeispiele ein Speichersystem mit Speicherzugriff unter Verwendung mehrerer Sätze von Adress-/Datenleitungen dar;

4 stellt für eines oder mehrere Ausführungsbeispiele ein Flussdiagramm für einen Speicherzugriff unter Verwendung mehrerer Sätze von Adress-/Datenleitungen dar;

5 stellt für eines oder mehrere Ausführungsbeispiele einen Schaltungsaufbau zur Bereitstellung eines auswählbaren Adressmodus für die Speichervorrichtung aus 3 dar;

6 stellt für eines oder mehrere Ausführungsbeispiele ein exemplarisches Einadress-Lesezugriff-Zeitdiagramm für die Speichervorrichtung aus 3 dar;

7 stellt für eines oder mehrere Ausführungsbeispiele ein exemplarisches Mehradress-Lesezugriff-Zeitdiagramm für die Speichervorrichtung aus 3 dar;

8 stellt für eines oder mehrere Ausführungsbeispiele ein weiteres exemplarisches Mehradress-Lesezugriff-Zeitdiagramm für die Speichervorrichtung aus 3 dar.

Detaillierte Beschreibung

Ausführungsbeispiele der Erfindung stellen allgemein einen Speicherzugriff unter Verwendung mehrerer Sätze von Adress-/Datenleitungen bereit, um eine Erhöhung einer Datenbandbreite zu und von einem Speicher zu unterstützen. Eines oder mehrere Ausführungsbeispiele könnten die Erhöhung einer Datenbandbreite und deshalb eines Datendurchsatzes mit relativ minimaler Zunahme bei der Anzahl von Eingangs/Ausgangs-(I/O-)Leitungen zu/von einem Speicher unterstützen.

Gemäß einigen Ausführungsbeispielen könnte eine Speichervorrichtung (z. B. über Hardware oder Software) konfiguriert sein, um in entweder einem Einadressmodus oder einem Mehradressmodus zu arbeiten. In dem Einadressmodus könnte eine gemeinsame einzelne Adresse, die über mehrere Sätze von Adress-/Datenleitungen bereitgestellt wird, verwendet werden, um auf mehrere Speicherarrays in der Vorrichtung zuzugreifen, was effektiv auf die mehreren Speicherarrays als ein einzelnes Array zugreift. In dem Mehradressmodus könnten mehrere Adressen über die mehreren Sätze von Adress-/Datenleitungen bereitgestellt und verwendet werden, um unabhängig auf die mehreren Speicherarrays zuzugreifen. Für eine Speichervorrichtung z. B., die zwei 16 Bit breite Speicherarrays verwendet, könnte die Vorrichtung als eine einzelne 32 Bit breite Vorrichtung (1 × 32) in dem Einadressmodus oder als mehrere 16 Bit breite Vorrichtungen (2 × 16) in dem Mehradressmodus betrieben werden.

Ein exemplarisches System

3 stellt für eines oder mehrere Ausführungsbeispiele ein exemplarisches System 300 dar, das einen oder mehrere Prozessoren 302, eine Speichersteuerung 310 und eine Speichervorrichtung 320 aufweist, die einen Zugriff unter Verwendung mehrerer Sätze von Adress-/Datenleitungen unterstützt. Die Speichersteuerung 310 für eines oder mehrere Ausführungsbeispiele könnte mit einem oder mehreren Prozessoren 302 und der Speichervorrichtung 320 gekoppelt sein, um Daten von der Speichervorrichtung 320 für den oder die Prozessoren 302 zu lesen und/oder Daten in dieselbe zu schreiben.

Die Speichersteuerung 310 könnte für eines oder mehrere Ausführungsbeispiele mit der Speichervorrichtung 320 durch einen ersten Satz von Adress-/Datenleitungen 312, einen zweiten Satz von Adress-/Datenleitungen 314 und Steuerleitungen 316 gekoppelt sein. Die Verwendung mehrerer Sätze von Adress-/Datenleitungen könnte die Erhöhung einer Datenbandbreite unterstützen, indem eine Erhöhung der Menge an Daten, die zu einer Zeit von der Speichervorrichtung 320 gelesen und/oder in dieselbe geschrieben werden kann, unterstützt wird. Ein Verwenden mehrerer Sätze von Adress-/Datenleitungen könnte deshalb die Erhöhung eines Datendurchsatzes unterstützen. Außerdem unterstützt ein gemeinschaftliches Verwenden eines Satzes von Leitungen für sowohl Adressen als auch Daten eine Reduzierung oder Minimierung der Anzahl von Eingangs-/Ausgangs-(I/O-)Leitungen zu/von der Speichervorrichtung 320.

Die Speichersteuerung 310 könnte für ein Ausführungsbeispiel mit einem oder mehreren der Prozessoren 302 integriert und/oder gehäust sein. Der oder die Prozessoren 302, die Speichersteuerung 310 und die Speichervorrichtung 320 könnten in einem beliebigen geeigneten System für einen beliebigen geeigneten Zweck verwendet werden, wie z. B. für einen Tischcomputer, einen Laptop- oder Notebook-Computer, einen Tablett-Computer, einen Hand-Computer, einen mobilen Computer, einen Ultra-Personal-Computer (UPC), einen Personal-Digital-Assistenten (PDA), ein Mobiltelefon oder ein Smartphone. Obwohl die Speichervorrichtung 320 in Verbindung mit einer schnittstellenmäßigen Verbindung mit der Speichersteuerung 310 in dem System 300 beschrieben ist, könnte dieselbe schnittstellenmäßig mit einer beliebigen geeigneten Vorrichtung in einem beliebigen geeigneten System verbunden sein.

Die Speichervorrichtung 320 könnte für eines oder mehrere Ausführungsbeispiele, wie in 3 dargestellt ist, ein erstes Speicherarray 321, ein zweites Speicherarray 322 und einen Steuerschaltungsaufbau 324, der geschaltet ist, um auf das erste Speicherarray 321 und das zweite Speicherarray 322 zuzugreifen, aufweisen. Der Steuerschaltungsaufbau 324 könnte mit der Speichersteuerung 310 durch Adress-/Datenleitungen 312, Adress-/Datenleitungen 314 und Steuerleitungen 316 gekoppelt sein, um einen Zugriff auf das erste Speicherarray 321 und/oder das zweite Speicherarray 322 ansprechend auf eine oder mehrere Speicherzugriffsanforderungen von der Speichersteuerung 310 zu steuern. Das erste Speicherarray 321 und das zweite Speicherarray 322 könnten einen beliebigen geeigneten Speicherschaltungsaufbau zum Empfangen, Speichern und Senden von Daten für die Speichervorrichtung 320 aufweisen. Das erste Speicherarray 321 und das zweite Speicherarray 322 könnten Speicherarchitekturen eines beliebigen geeigneten Typs aufweisen, z. B. eine Architektur eines dynamischen Direktzugriffsspeichers (DRAM), statischen Direktzugriffsspeichers (SRAM), pseudostatischen Direktzugriffsspeichers (PSRAM) oder eine Flash-Speicher-Architektur. Das erste Speicherarray 321, das zweite Speicherarray 322 und der Steuerschaltungsaufbau 324 könnten für eines oder mehrere Ausführungsbeispiele miteinander gehäust sein. Das erste Speicherarray 321, das zweite Speicherarray 322 und der Steuerschaltungsaufbau 324 könnten für eines oder mehrere Ausführungsbeispiele auf der gleichen integrierten Schaltung gebildet sein.

Die Speichervorrichtung 320 könnte für eines oder mehrere Ausführungsbeispiele geschaltet sein, um ein Taktsignal von der Speichersteuerung 310 über eine CLK-Leitung 318 zu empfangen, um einen Schaltungsaufbau für das erste Speicherarray 321, das zweite Speicherarray 322 und den Steuerschaltungsaufbau 324 für einen synchronen Zugriff auf die Speichervorrichtung 320 zu takten. Die Speichervorrichtung 320 könnte für eines oder mehrere Ausführungsbeispiele alternativ von einer Taktquelle, die der Speichersteuerung 310 und der Speichervorrichtung 320 gemein ist, für einen synchronen Speicherzugriff oder von einer Taktquelle, die separat von derjenigen für die Speichersteuerung 310 ist, für einen asynchronen Speicherzugriff getaktet werden.

Abhängig von dem bestimmten Betriebsmodus könnte der Steuerschaltungsaufbau 324 entweder die gleiche Adresse oder unterschiedliche Adressen zum Zugriff auf die Speicherarrays 321 bzw. 322 erzeugen. In Bezug auf das z. B., was als ein „Einzyklus"- oder Einadressmodus bezeichnet wird, könnte der Steuerschaltungsaufbau 324 eine einzelne gemeinsame Adresse erzeugen, indem ein erster und ein zweiter Adressabschnitt, die aus den Adress-/Datenleitungen 312 bzw. 314 zwischengespeichert sind, in einen einzelnen Taktzyklus verkettet werden. In Bezug auf das, was als ein „Mehrzyklus"- oder Mehradressmodus bezeichnet wird, könnte der Steuerschaltungsaufbau 324 unterschiedliche Adressen erzeugen, wobei jede Adresse durch ein Verketten von Adressabschnitten erzeugt wird, die über die Adress-/Datenleitungen 312 und 314 in aufeinanderfolgenden Taktzyklen geliefert werden. In jedem Fall könnten Daten über die Adress-/Datenleitungen 312 bzw. 314 zu/von jedem Speicherarray 321 und 322 übertragen werden.

Speicherzugriff unter Verwendung eines auswählbaren Adressmodus

Der Steuerschaltungsaufbau 324 könnte für eines oder mehrere Ausführungsbeispiele eine Auswahl (z. B. durch die Speichersteuerung 310) zwischen derartigen Adressmodi (z. B. über eines oder mehrere Steuersignale) zum Zugriff auf Daten in dem ersten Speicherarray 321 und/oder dem zweiten Speicherarray 322 erlauben, was die Bereitstellung einer erhöhten Flexibilität für die Speichersteuerung 310 zum Zugriff auf die Speichervorrichtung 320 unterstützt. Der Steuerschaltungsaufbau 324 könnte für eines oder mehrere Ausführungsbeispiele einen Zugriff auf das erste Speicherarray 321 und/oder das zweite Speicherarray 322 ansprechend auf eine Speicherzugriffsanforderung mit einem ausgewählten Adressmodus von der Speichersteuerung 310 gemäß einem Flussdiagramm 500 aus 4 steuern. Der Steuerschaltungsaufbau 324 könnte für eines oder mehrere Ausführungsbeispiele einen Adresserzeugungsschaltungsaufbau aufweisen, der in 5 dargestellt ist und der in Verbindung mit dem Flussdiagramm 500 aus 4 beschrieben ist.

Bezug nehmend auf 4 steuert, wenn die Speichersteuerung 310 einen Zugriff auf die Speichervorrichtung 320 unter Verwendung eines Einzyklus-Adressmodus für Block 502 aus 4 anfordert, der Steuerschaltungsaufbau 324 einen Zugriff auf das erste Speicherarray 321 und das zweite Speicherarray 322 gemäß Blöcken 504, 506 und 508. Wenn die Speichersteuerung 310 einen Zugriff auf die Speichervorrichtung 320 unter Verwendung eines Mehradressmodus für den Block 502 aus 4 anfordert, steuert der Steuerschaltungsaufbau 324 einen Zugriff auf das erste Speicherarray 321 und das zweite Speicherarray 322 gemäß Blöcken 510, 512, 514 und 516.

Zur Auswahl des Adressmodus könnte der Steuerschaltungsaufbau 324 für eines oder mehrere Ausführungsbeispiele eines oder mehrere Steuersignale über Steuerleitungen 316 von der Speichersteuerung 310 empfangen. Für einige Ausführungsbeispiele könnte die Speichersteuerung 310 einen Adressmodus auswählen, indem Adress-Gültig-Signale (/ADV und /HADV) beim Zugreifen auf Daten aktiviert/deaktiviert werden. Wie z. B. in Tabelle 600 in 5 gezeigt ist, könnte für einige Ausführungsbeispiele ein Deaktivieren des /HADV-Signals (z. B. Beibehalten desselben auf einem hohen Logikpegel) während eines Zugriffs einen Einzyklus-Adressmodus auswählen, während ein Aktivieren des /HADV-Signals (z. B. Bringen desselben auf einen niedrigen Logikpegel) während eines Zugriffs einen Zweizyklus-Adressmodus auswählen könnte.

Einzyklus-Adressmodus

In dem Einzyklus-Adressmodus könnte auf die Speicherarrays als ein einzelnes Array mit doppelter Breite unter Verwendung einer einzelnen Adresse zugegriffen werden. Unter Annahme von 16-Bit-Arrays z. B. könnten in einem Einzyklus-Adressmodus die Arrays als ein einzelnes 32-Bit-Array (1 × 32) betrachtet werden und es könnte so darauf zugegriffen werden.

Für einen Ein-(oder Einzyklus-)Adressmodus empfängt der Steuerschaltungsaufbau 324 für Block 504 aus 4 einen ersten und einen zweiten Abschnitt einer einzelnen Adresse über einen ersten und einen zweiten Satz von Adress-/Datenleitungen 312 und 314. Für Block 506 erzeugt der Steuerschaltungsaufbau 324 die einzelne Adresse aus den empfangenen Abschnitten, z. B. durch Verketten des ersten und des zweiten Adressabschnitts (z. B. unter Verwendung eines Adresserzeugungsschaltungsaufbaus, wie z. B. desjenigen, der in 5 gezeigt ist). Für Block 508 greift der Steuerschaltungsaufbau 324 auf das erste und das zweite Speicherarray 321 und 322 unter Verwendung der einzelnen Adresse zu und empfängt oder sendet Daten unter Verwendung des ersten und des zweiten Satzes von Adress-/Datenleitungen 312 und 314.

Wie in 5 dargestellt ist, könnten für einen Einadressmodus (wie durch ein inaktives /HADV-Steuersignal identifiziert ist) Tristate-Gatter 912 geschaltet sein, um einen Adressabschnitt auf Adress-/Datenleitungen 312 zu einem Adresseingang höherer Ordnung (AH) des ersten Speicherarrays 321 und zu einem ersten Eingang (I1) eines Multiplexers (MUX) 934 ansprechend auf ein aktives Adresse-Gültig-(/ADV-)Steuersignal, das über Steuerleitungen 316 empfangen wird, weiterzuleiten. Tristate-Gatter 914 könnten geschaltet sein, um einen Adressabschnitt auf Adress-/Datenleitungen 314 zu einem Adresseingang niedriger Ordnung (AL) des zweiten Speicherarray 322 und zu einem ersten Eingang (I1) eines Multiplexers (MUX) 932 ansprechend auf das aktive /ADV-Steuersignal weiterzuleiten.

Der MUX 932 könnte geschaltet sein, um den Adressabschnitt an seinem ersten Eingang (I1) an einen Adresseingang niedriger Ordnung (AL) des ersten Speicherarrays 321 ansprechend auf das inaktive /HADV-Steuersignal durch ein UND-Gatter 936 auszugeben, wodurch eine Verkettung beider Adressabschnitte auf den Adress-/Datenleitungen 312 und 314 zur Adressierung des ersten Speicherarrays 321 erlaubt wird. Der MUX 934 könnte geschaltet sein, um den Adressabschnitt an seinem ersten Eingang (I1) an einen Adresseingang hoher Ordnung (AH) des zweiten Speicherarrays 322 ansprechend auf das inaktive /HADV-Steuersignal durch das UND-Gatter 936 auszugeben, wodurch eine Verkettung beider Adressabschnitte auf den Adress-/Datenleitungen 312 und 314 zur Adressierung des zweiten Speicherarrays 322 erlaubt wird.

Wie in dem Zeitdiagramm 700 aus 6 für einen exemplarischen Lesezugriff unter Verwendung eines Einzyklus-Adressmodus dargestellt ist, könnten der erste und der zweite Adressabschnitt der einzelnen Adresse gleichzeitig auf einem einzelnen Taktzyklus getaktet werden. Unter Annahme von 16-Bit-Speicherarrays 321 und 322 und einer 4-Zyklus-Latenz nach dem Lesebefehl bei einem Zyklus t0 könnte in 9 Taktzyklen auf 16 Bytes Daten (insgesamt 128 Bits) zugegriffen werden. Weiter könnte unter Annahme einer 2-Zyklus-Latenz zwischen Lesevorgängen in 20 Taktzyklen auf 32 Bytes Daten (z. B. mit 16 Bytes, die jeweils von unterschiedlichen Adressorten kommen) zugegriffen werden.

Mehrzyklus-Adressmodus

In dem Mehrzyklus-Adressmodus könnte unabhängig unter Verwendung separater Adressen, die auf den Adress-/Datenleitungen 312 bis 314 vorgesehen sind, auf die Speicherarrays zugegriffen werden. Wieder unter Annahme von 16-Bit-Arrays könnte z. B. in dem Mehrzyklus-Adressmodus eine Speichervorrichtung, die die Arrays beinhaltet, als zwei einzelne 16-Bit-Vorrichtungen (2 × 16) betrachtet werden und es könnte so auf diese zugegriffen werden, was in einigen Fällen, wie unten beschrieben ist, zu einer reduzierten Latenz führen könnte.

Wieder unter Bezugnahme auf 4 empfängt der Steuerschaltungsaufbau 324 für Block 510 für den Mehradressmodus mehrere Abschnitte einer ersten Adresse über den ersten Satz von Adress-/Datenleitungen 312 und empfängt für Block 512 mehrere Abschnitte einer zweiten Adresse über den ersten Satz von Adress-/Datenleitungen 312. Für Block 514 wird auf das erste Speicherarray unter Verwendung der ersten Adresse (z. B. aus den mehreren Abschnitten erzeugt, unter Verwendung eines Schaltungsaufbaus, wie z. B. desjenigen, der in 5 gezeigt ist) und unter Verwendung des ersten Satzes von Adress-/Datenleitungen 312 zum Empfangen oder Senden von Daten zugegriffen. Für Block 516 wird auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Adress-/Datenleitungen 312 zum Empfangen oder Senden von Daten zugegriffen.

Für den Mehradressmodus, wie durch ein aktives /HADV-Steuersignal identifiziert ist, könnten die Tristate-Gatter 912 geschaltet sein, um einen ersten Adressabschnitt auf den Adress-/Datenleitungen 312 an einen zweiten Eingang (I2) des MUX 932 ansprechend auf ein aktives /ADV-Steuersignal, das über die Steuerleitungen 316 empfangen wird, weiterzuleiten. Der MUX 932 könnte geschaltet sein, um ansprechend auf das aktive /HADV-Steuersignal durch das UND-Gatter 936 den ersten Adressabschnitt an seinem zweiten Eingang (I2) an ein Latch 932 auszugeben. Das Latch 942 könnte geschaltet sein, um den ersten Adressabschnitt ansprechend auf das aktive /HADV-Steuersignal durch ein UND-Gatter 952, ein ODER-Gatter 954 und ein Latch 956 zu dem Adresseingang niedriger Ordnung (AL) des ersten Speicherarrays 321 zwischenzuspeichern und auszugeben. Das Latch 942 könnte z. B. D-Typ-Flip-Flops aufweisen und das Latch 956 könnte z. B. ein SR-Flip-Flop aufweisen. Die Tristate-Gatter 912 könnten geschaltet sein, um einen zweiten Adressabschnitt auf den Adress-/Datenleitungen 312 an den Adresseingang höherer Ordnung (AH) des ersten Speicherarrays 321 während einer Aktivierung weiterzuleiten, wodurch eine Verkettung des ersten und des zweiten Adressabschnitts auf den Adress-/Datenleitungen 312 zum Adressieren des ersten Speicherarrays 321 ermöglicht wird.

Die Tristate-Gatter 914 könnten geschaltet sein, um einen ersten Adressabschnitt auf den Adress-/Datenleitungen 314 ansprechend auf das aktive /ADV-Steuersignal an ein Latch 944 weiterzuleiten. Das Latch 944 könnte geschaltet sein, um den ersten Adressabschnitt ansprechend auf das aktive /HADV-Steuersignal durch das UND-Gatter 952, das ODER-Gatter 954 und das Latch 956 zu dem Adresseingang niedriger Ordnung (AL) des zweiten Speicherarrays 322 zwischenzuspeichern und auszugeben. Das Latch 944 könnte z. B. D-Typ-Flip-Flops aufweisen. Die Tristate-Gatter 914 könnten geschaltet sein, um einen zweiten Adressabschnitt auf den Adress-/Datenleitungen 314 an einen zweiten Eingang (I2) des MUX 934 während einer Aktivierung weiterzuleiten. Der MUX 934 könnte geschaltet sein, um den zweiten Adressabschnitt an seinem zweiten Eingang (I2) ansprechend auf das aktive /HADV-Steuersignal durch das UND-Gatter 936 an den Adresseingang hoher Ordnung (AH) des zweiten Speicherarrays 322 auszugeben, wodurch eine Verkettung des ersten und des zweiten Adressabschnitts auf den Adress-/Datenleitungen 314 zur Adressierung des zweiten Speicherarrays 322 erlaubt wird.

Wie in dem Zeitdiagramm 800 aus 7 für einen exemplarischen Lesezugriff unter Verwendung eines Zweizyklus-Adressmodus dargestellt ist, könnten der erste und der zweite Adressabschnitt der ersten und der zweiten Adresse in aufeinanderfolgenden Taktzyklen zwischengespeichert werden. Wieder könnte unter Annahme von 16-Bit-Speicherarrays 321 und 322 und einer 4-Zyklus-Latenz, nachdem die zweite Adresse bei einem Zyklus t1 vorgelegt wird, in 13 Taktzyklen auf 32 Bytes Daten (jeweils 16 Bytes von unterschiedlichen Adressorten) zugegriffen werden. Im Vergleich mit den 20 Taktzyklen, die erforderlich sind, um 32 Bytes Daten unter Verwendung des Einzyklus-Adressmodus zu lesen, stellt dies eine wesentliche Latenzreduzierung dar. So ist der Mehrzyklus-Adressiermodus von besonderem Vorteil, wenn auf Daten an verschiedenen Orten zugegriffen wird.

Wie in dem Zeitdiagramm 900 aus 8 für einen exemplarischen Lesezugriff unter Verwendung eines Zweizyklus-Adressmodus dargestellt ist, könnten der erste und der zweite Adressabschnitt der ersten und der zweiten Adresse alternativ bei aufeinanderfolgenden Taktflanken innerhalb eines Eintaktzyklus zwischengespeichert werden. Ein erster und ein zweiter Adressabschnitt könnten z. B. bei einer ansteigenden bzw. abfallenden Flanke eines Eintaktzyklus eingetaktet werden. Dieser Adressiermodus könnte als ein „2-Halbzyklus-Adressmodus" bezeichnet werden und könnte, wie dargestellt ist, eine Zugriffszeit um einen weiteren Taktzyklus reduzieren (z. B. von 13 Taktzyklen auf 12 Taktzyklen für das obige Beispiel).

Alternative Ausführungsbeispiele

Ausführungsbeispiele des Mehradressmodus wurden in Verbindung mit einem Adressieren des ersten Speicherarrays 321 unter Verwendung von Adressabschnitten, die über die Adress-/Datenleitungen 312 empfangen werden, und einem Adressieren des zweiten Speicherarrays 322 unter Verwendung von Adressabschnitten, die über die Adress-/Datenleitungen 314 empfangen werden, beschrieben. Für einige Ausführungsbeispiele jedoch könnten mehrere Abschnitte von sowohl der ersten als auch der zweiten Adresse über sowohl die ersten als auch zweiten Adress-/Datenleitungen 312 bis 314 empfangen werden. In einem ersten Taktzyklus z. B. könnten der erste und der zweite Abschnitt der ersten Adresse über die ersten bzw. zweiten Adress-/Datenleitungen 312 bis 314 empfangen werden, während in einem zweiten Taktzyklus der erste und der zweite Abschnitt der zweiten Adresse über die ersten und zweiten Adress-/Datenleitungen 312 bis 314 empfangen werden könnten. Ein Adresserzeugungsschaltungsaufbau könnte entsprechend zur Zwischenspeicherung der ersten und zweiten Adresse modifiziert sein.

Obwohl Ausführungsbeispiele in Verbindung mit einem Empfangen von Adressabschnitten über die Adress-/Datenleitungen 312 und 314 beschrieben sind, könnte die Speichervorrichtung 320 für eines oder mehrere Ausführungsbeispiele geschaltet sein, um einen oder mehrere Adressabschnitte über zumindest einen Abschnitt jedes eines oder mehrerer anderer Sätze von Leitungen (z. B. zweckgebundene Adressleitungen) zur Verwendung beim Adressieren des ersten Speicherarrays 321 und/oder zweiten Speicherarrays 322 zu empfangen. Ein Verwenden dieser zweckgebundenen Adressleitungen zur Bereitstellung eines bestimmten Abschnitts (z. B. Anzahl von Bits hoher Ordnung) der ersten und zweiten Adresse könnte es erlauben, dass die erste und zweite Adresse in einem einzelnen Taktzyklus empfangen werden, was eine Latenz weiter reduziert.

Als ein Beispiel könnte die Speichervorrichtung 320 geschaltet sein, um einen ersten Adressabschnitt über die Adress-/Datenleitungen 312 zu empfangen, einen zweiten Adressabschnitt über die Adress-/Datenleitungen 314 und einen dritten Adressabschnitt über einen zusätzlichen Satz Leitungen. Die Speichervorrichtung 320 könnte dann das erste Speicherarray 321 z. B. unter Verwendung des ersten und des dritten Adressabschnitts adressieren und das zweite Speicherarray 322 unter Verwendung von z. B. dem zweiten und dem dritten Adressabschnitt adressieren.

Als weiteres Beispiel könnte die Speichervorrichtung 320 geschaltet sein, um einen ersten Adressabschnitt über die Adress-/Datenleitungen 312 zu empfangen, einen zweiten Adressabschnitt über die Adress-/Datenleitungen 314, einen dritten Adressabschnitt über einen ersten zusätzlichen Satz Leitungen und einen vierten Adressabschnitt über einen zweiten zusätzlichen Satz Leitungen. Die Speichervorrichtung 320 könnte dann das erste Speicherarray 321 z. B. unter Verwendung des ersten und dritten Adressabschnitts adressieren und das zweite Speicherarray 322 z. B. unter Verwendung des zweiten und vierten Adressabschnitts adressieren.

Schlussfolgerung

Ausführungsbeispiele der Erfindung, die allgemein einen Speicherzugriff unter Verwendung mehrerer Sätze von Adress-/Datenleitungen bereitstellen, um die Erhöhung einer Datenbandbreite zu und von einem Speicher zu unterstützen, wurden deshalb beschreiben. Während sich Vorstehendes auf derartige Ausführungsbeispiele richtet, könnten andere und weitere Ausführungsbeispiele der Erfindung entwickelt werden, ohne von dem grundlegenden Schutzbereich derselben abzuweichen, wobei der Schutzbereich derselben durch die nun folgenden Ansprüche bestimmt ist.

Zusammenfassung der Offenbarung

Verfahren und Vorrichtungen zum Zugreifen auf mehrere Speicherarrays innerhalb einer Speichervorrichtung unter Verwendung mehrerer Sätze von Adress-/Datenleitungen werden bereitgestellt. Auf die Speicherarrays kann in einem Betriebsmodus unabhängig unter Verwendung separater Adressen zugegriffen werden und in einem anderen Betriebsmodus unter Verwendung einer gemeinsamen einzelnen Adresse zugegriffen werden.


Anspruch[de]
Ein Verfahren zum Zugreifen auf eine Speichervorrichtung mit mehreren Adressmodi, das folgende Schritte aufweist:

wenn ein Einadressmodus ausgewählt wird,

Empfangen mehrerer Abschnitte einer einzelnen Adresse über einen ersten und einen zweiten Satz von Leitungen,

Zugreifen auf ein erstes und ein zweites Speicherarray der Speichervorrichtung unter Verwendung der einzelnen Adresse und unter Verwendung des ersten und des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten; und

wenn ein Mehradressmodus ausgewählt wird,

Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über den ersten und den zweiten Satz von Leitungen,

Zugreifen auf das erste Speicherarray unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Leitungen zum Empfangen oder Senden von Daten, und

Zugreifen auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten.
Das Verfahren gemäß Anspruch 1, das ein Empfangen eines oder mehrerer Steuersignale zum Identifizieren des ausgewählten Adressmodus aufweist. Das Verfahren gemäß Anspruch 2, bei dem das eine oder die mehreren Steuersignale zumindest ein Adressvalidierungssignal aufweisen. Das Verfahren gemäß Anspruch 1, bei dem das Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen in dem Mehradressmodus folgende Schritte aufweist:

Empfangen eines ersten und eines zweiten Abschnitts der ersten Adresse über den ersten Satz von Leitungen in aufeinanderfolgenden Taktzyklen; und

Empfangen eines ersten und eines zweiten Abschnitts der zweiten Adresse über den zweiten Satz von Leitungen in aufeinanderfolgenden Taktzyklen.
Das Verfahren gemäß Anspruch 1, bei dem das Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen in dem Mehradressmodus folgende Schritte aufweist:

Empfangen eines ersten und eines zweiten Abschnitts der ersten Adresse über den ersten Satz von Leitungen gleichzeitig mit aufeinanderfolgenden Taktflanken in einem Eintaktzyklus; und

Empfangen eines ersten und eines zweiten Abschnitts der zweiten Adresse über den zweiten Satz von Leitungen gleichzeitig mit den aufeinanderfolgenden Taktflanken in dem Eintaktzyklus.
Ein Verfahren zum Zugreifen auf eine Speichervorrichtung, das folgende Schritte aufweist:

Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen;

Zugreifen auf ein erstes Speicherarray der Speichervorrichtung unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Leitungen zum Empfangen oder Senden von Daten; und

Zugreifen auf ein zweites Speicherarray der Speichervorrichtung unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten.
Das Verfahren gemäß Anspruch 6, bei dem das Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen folgende Schritte aufweist:

Empfangen eines ersten und eines zweiten Abschnitts der ersten Adresse über den ersten Satz von Leitungen in aufeinanderfolgenden Taktzyklen; und

Empfangen eines ersten und eines zweiten Abschnitts der zweiten Adresse über den zweiten Satz von Leitungen in aufeinanderfolgenden Taktzyklen.
Das Verfahren gemäß Anspruch 6, bei dem das Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen folgende Schritte aufweist:

Empfangen eines ersten und eines zweiten Abschnitts der ersten Adresse über den ersten und den zweiten Satz von Leitungen in einem ersten Taktzyklus; und

Empfangen eines ersten und eines zweiten Abschnitts der zweiten Adresse über den ersten und den zweiten Satz von Leitungen in einem zweiten Taktzyklus.
Das Verfahren gemäß Anspruch 6, das folgende Schritte aufweist:

Erzeugen der ersten Adresse durch Verketten mehrerer Abschnitte der ersten Adresse; und

Erzeugen der zweiten Adresse durch Verketten mehrerer Abschnitte der ersten Adresse.
Das Verfahren gemäß Anspruch 6, das ferner ein Empfangen eines Abschnitts der ersten und der zweiten Adresse über einen dritten Satz von Leitungen aufweist. Das Verfahren gemäß Anspruch 10, bei dem der dritte Satz von Leitungen zweckgebundene Adressleitungen aufweist. Eine Vorrichtung, die folgende Merkmale aufweist:

ein erstes und ein zweites unabhängig adressierbares Speicherarray;

einen ersten und einen zweiten Satz von Adress-/Datenleitungen; und

einen Schaltungsaufbau, der konfiguriert ist, um:

in einem ersten Adressmodus mehrere Abschnitte einer einzelnen Adresse über den ersten und den zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste und das zweite Speicherarray der Speichervorrichtung unter Verwendung der einzelnen Adresse und unter Verwendung des ersten und des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen, und

in einem zweiten Adressmodus mehrere Abschnitte einer ersten und einer zweiten Adresse über den ersten und zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste Speicherarray unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen, und um auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen.
Die Vorrichtung gemäß Anspruch 12, bei der der Schaltungsaufbau konfiguriert ist, um eines oder mehrere Steuersignale zur Auswahl eines Adressmodus zu empfangen. Die Vorrichtung gemäß Anspruch 12, bei der der Schaltungsaufbau konfiguriert ist, um in dem zweiten Adressmodus:

einen ersten und einen zweiten Abschnitt der ersten Adresse über den ersten Satz von Leitungen in aufeinanderfolgenden Taktzyklen zu empfangen; und

einen ersten und einen zweiten Abschnitt der zweiten Adresse über den zweiten Satz von Leitungen in aufeinanderfolgenden Taktzyklen zu empfangen.
Die Vorrichtung gemäß Anspruch 12, bei der der Schaltungsaufbau konfiguriert ist, um in dem ersten Adressmodus die einzelne Adresse zu erzeugen, indem die mehreren Abschnitte der einzelnen Adresse verkettet werden. Eine Vorrichtung, die folgende Merkmale aufweist:

ein erstes und ein zweites unabhängig adressierbares Speicherarray;

einen Schaltungsaufbau zum Empfangen mehrerer Abschnitte einer ersten und einer zweiten Adresse über einen ersten und einen zweiten Satz von Leitungen;

einen Schaltungsaufbau zum Zugreifen auf das erste Speicherarray unter Verwendung der ersten Adresse und des ersten Satzes von Leitungen zum Empfangen oder Senden von Daten; und

einen Schaltungsaufbau zum Zugreifen auf das zweite Speicherarray unter Verwendung der zweiten Adresse und des zweiten Satzes von Leitungen zum Empfangen oder Senden von Daten.
Die Vorrichtung gemäß Anspruch 16, bei der der Schaltungsaufbau zum Zugreifen auf das erste Speicherarray konfiguriert ist, um die erste Adresse unter Verwendung eines ersten Abschnitts der ersten Adresse, der über den ersten Satz von Leitungen empfangen wird, und eines zweiten Abschnitts der ersten Adresse, der über den zweiten Satz von Leitungen empfangen wird, zu erzeugen. Die Vorrichtung gemäß Anspruch 16, bei der:

der Schaltungsaufbau zum Zugreifen auf das erste Speicherarray konfiguriert ist, um die erste Adresse unter Verwendung eines ersten und eines zweiten Abschnitts der ersten Adresse, die über den ersten Satz von Leitungen in aufeinanderfolgenden Taktzyklen empfangen werden, zu erzeugen; und

der Schaltungsaufbau zum Zugreifen auf das zweite Speicherarray konfiguriert ist, um die zweite Adresse unter Verwendung eines ersten und eines zweiten Abschnitts der zweiten Adresse, die über den zweiten Satz von Leitungen in aufeinanderfolgenden Taktzyklen empfangen werden, zu erzeugen.
Die Vorrichtung gemäß Anspruch 16, bei der:

der Schaltungsaufbau zum Zugreifen auf das erste Speicherarray konfiguriert ist, um die erste Adresse unter Verwendung eines Adressabschnitts, der über einen Satz zweckgebundener Adressleitungen empfangen wird, zu erzeugen; und

der Schaltungsaufbau zum Zugreifen auf das zweite Speicherarray konfiguriert ist, um die zweite Adresse unter Verwendung des Adressabschnitts, der über den Satz zweckgebundener Adressleitungen empfangen wird, zu erzeugen.
Ein System, das folgende Merkmale aufweist:

einen oder mehrere Prozessoren;

eine Speichersteuerung; und

eine Speichervorrichtung, die ein erstes und ein zweites Speicherarray aufweist, und einen Schaltungsaufbau, der konfiguriert ist, um:

wenn die Speichervorrichtung in einem ersten Betriebsmodus ist, von der Speichersteuerung mehrere Abschnitte einer einzelnen Adresse über einen ersten und einen zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste und zweite Speicherarray der Speichervorrichtung unter Verwendung der einzelnen Adresse und unter Verwendung des ersten und des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen, und

wenn die Speichervorrichtung in einem zweiten Betriebsmodus ist, von der Speichersteuerung mehrere Abschnitte einer ersten und einer zweiten Adresse über den ersten und zweiten Satz von Adress-/Datenleitungen zu empfangen, auf das erste Speicherarray unter Verwendung der ersten Adresse und unter Verwendung des ersten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen, und um auf das zweite Speicherarray unter Verwendung der zweiten Adresse und unter Verwendung des zweiten Satzes von Adress-/Datenleitungen zum Empfangen oder Senden von Daten zuzugreifen.
Das System gemäß Anspruch 20, bei dem die Speichersteuerung konfiguriert ist, um eines oder mehrere Steuersignale zu aktivieren oder zu deaktivieren, um die Speichervorrichtung in dem ersten oder zweiten Betriebsmodus zu platzieren. Die Vorrichtung gemäß Anspruch 20, bei der der Speichervorrichtungsschaltungsaufbau konfiguriert ist, um, wenn die Speichervorrichtung in dem zweiten Betriebsmodus ist:

von der Speichersteuerung einen ersten und einen zweiten Abschnitt der ersten Adresse über den ersten Satz von Leitungen in aufeinanderfolgenden Taktzyklen zu empfangen; und

von der Speichersteuerung einen ersten und einen zweiten Abschnitt der zweiten Adresse über den zweiten Satz von Leitungen in aufeinanderfolgenden Taktzyklen zu empfangen.
Die Vorrichtung gemäß Anspruch 20, bei der der Speichervorrichtungsschaltungsaufbau konfiguriert ist, um, wenn die Speichervorrichtung in dem ersten Betriebsmodus ist, die einzelne Adresse zu erzeugen, indem die mehreren Abschnitte der einzelnen Adresse verkettet werden.






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