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Dokumentenidentifikation DE102005047989B4 20.12.2007
Titel Halbleiterspeichervorrichtungen mit versetzten aktiven Regionen
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Goo, Doo-Hoon, Hwaseong, Kyonggi, KR;
Cho, Han-Ku, Seongnam, Kyonggi, KR;
Moon, Joo-Tae, Yongin, Kyonggi, KR;
Woo, Sang-Gyun, Yongin, Kyonggi, KR;
Yeo, Gi-Sung, Seoul/Soul, KR;
Baek, Kyoung-Yun, Anyang, Kyonggi, KR
Vertreter Kuhnen & Wacker Patent- und Rechtsanwaltsbüro, 85354 Freising
DE-Anmeldedatum 06.10.2005
DE-Aktenzeichen 102005047989
Offenlegungstag 13.04.2006
Veröffentlichungstag der Patenterteilung 20.12.2007
Veröffentlichungstag im Patentblatt 20.12.2007
IPC-Hauptklasse H01L 27/105(2006.01)A, F, I, 20051213, B, H, DE
IPC-Nebenklasse G11C 5/02(2006.01)A, L, I, 20051213, B, H, DE   

Beschreibung[de]
GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf die Elektronik und insbesondere auf Halbleiterspeichervorrichtungen.

HINTERGRUND

Aus der Druckschrift US 2002/0172070 A1 und aus Druckschrift US 2002/0130345 A1 ist eine Halbleiterspeichervorrichtung bekannt, bei der rechteckig ausgebildete aktive Bereiche in Spalten angeordnet sind und darüber verlaufende Bit-Leitungen jeweils mit Drainbereichen eines aktiven Bereichs in jeder zweiten Spalte verbunden sind.

Aus der Druckschrift US 2004/0125636 A1 ist eine Speicherzellenarchitektur mit gefalteten Bit-Leitungen bekannt, wobei die aktiven Bereiche in Spalten angeordnet sind und die quer zu den Spalten verlaufenden Bit-Leitungen mit einem Drainbereich eines aktiven Bereichs in jeder Spalte verbunden sind.

Aus der Druckschrift US 2004/0141361 A1 ist eine Anordnung von aktiven Bereichen in Spalten bekannt, wobei die länglich ausgebildeten aktiven Bereiche schräg zu den darüber verlaufenden Bit-Leitungen angeordnet sind.

Bei einem Zellarray einer herkömmlichen Halbleiterspeichervorrichtung kann eine Speicherzelle ein Schaltelement und ein Datenspeicherelement aufweisen, und eine Zelle kann eine 8F2-Konfiguration (F ist eine Merkmalsgröße bzw. Strukturgröße basierend auf einer Entwurfsregel) aufweisen. Viele Anstrengungen wurden unternommen, um eine erhöhte Integration von Vorrichtungen zu liefern. Eine Fläche bzw. ein Bereich, der durch eine Speicherzelle eingenommen wird, wurde insbesondere reduziert. Halbleiterspeichervorrichtungen ändern sich beispielsweise von 8F2-Konfigurationen zu 6F2-Konfigurationen. Aktive Regionen eines in letzter Zeit entwickelten 6F2-Zellarrays können diagonal sein.

Abschnitte eines herkömmlichen Zellarrays mit diagonalen aktiven Regionen sind in 1 und 2 dargestellt. Das herkömmliche Zellarray weist eine Mehrzahl von diagonalen aktiven Regionen auf. Benachbarte aktive Regionen sind Seite an Seite in einer Hauptachsenrichtung angeordnet. Um diagonale Formen an einem Retikel bzw. Zwischennegativ zu definieren, wird ein zu belichtender Abschnitt in Segmente S und S' einer vorbestimmten Breite geteilt, die diskontinuierlich bzw. unterbrochen belichtet werden. Es kann daher mehr Zeit erforderlich sein, ein Retikel herzustellen, als eine quadratische Konfiguration mit einer vertikalen und horizontalen Achsenrichtung. Eine Segmentgröße kann gemäß Muster-zu-Muster-Abständen B und B' und einer Musterneigung bestimmt sein, derart, dass das Korrigieren von Muster schwierig sein kann. Wenn Muster Seite an Seite in einer Hauptrichtung angeordnet sind, kann eine Brücke bei Muster, die zu einem Substrat kopiert bzw. umgesetzt werden, auftreten, wenn ein Abstand zwischen benachbarten Muster eine Strukturgröße A ist. Bei dem Fall, bei dem Muster diagonal Seite an Seite angeordnet sind, wie in 2 dargestellt ist, kann ein Muster-zu-Muster-Abstand A' schmaler als eine Strukturgröße werden, was eine Möglichkeit erhöht, dass eine Brücke auftreten kann.

Um ein normales Muster während eines Belichtungsverfahrens zu bilden, kann eine optische Erfordernis an eine Lichtquelle nach einer Richtung, die einer geneigten Achse eines Musters entspricht, vorgesehen sein. Ein optisches System kann somit eine einzigartige Öffnung bzw. Blende verwenden, um Licht in der Richtung, die einer Musterachse entspricht, auszuwählen und auszustrahlen.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung bereitzustellen, welche einen vergrößerten Musterkorrekturspielraum aufweist und bei der die Gefahr verringert ist, dass ein Bereich zwischen aktiven Regionen bei der Herstellung überbrückt wird. Diese Aufgabe wird gelöst durch die Halbleiterspeichervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den Unternansprüchen gekennzeichnet.

Gemäß der vorliegenden Erfindung weist eine Halbleiterspeichervorrichtung ein Substrat mit einer Mehrzahl von aktiven Regionen und eine Feldtrennschicht an dem Substrat, die die aktiven Regionen des Halbleitersubstrats umgibt, auf. Jede der Mehrzahl von aktiven Regionen weist insbesondere eine Länge in einer Richtung einer ersten Achse und eine Breite in einer Richtung einer zweiten Achse auf, und die Länge ist größer als die Breite. Die Mehrzahl von aktiven Regionen ist in einer Mehrzahl von Spalten von aktiven Regionen in der Richtung der zweiten Achse vorgesehen, und aktive Regionen von benachbarten Spalten sind in der Richtung der zweiten Achse versetzt.

Gemäß der vorliegenden Erfindung weist eine Halbleiterspeichervorrichtung ein Substrat mit einer Mehrzahl von aktiven Regionen, einer Mehrzahl von Wortleitungspaaren an dem Substrat und einer Mehrzahl von Bitleitungen an dem Substrat, die die Mehrzahl von Wortleitungspaaren kreuzt, auf. Jede aktive Region weist eine Länge in einer Richtung einer ersten Achse und eine Breite in einer Richtung einer zweiten Achse auf, und die Länge ist größer als die Breite. Die Mehrzahl von aktiven Regionen ist außerdem in einer Mehrzahl von Spalten von aktiven Regionen in der Richtung der zweiten Achse vorgesehen. Jedes Wortleitungspaar kreut aktive Regionen einer jeweiligen Spalte von aktiven Regionen, einen Drain-Abschnitt von jeder aktiven Region zwischen Wortleitungen des jeweiligen Wortleitungspaars definierend. Jede Bitleitung ist mit einem jeweiligen Drain-Abschnitt einer aktiven Region von jeder Spalte elektrisch gekoppelt, und jede Bitleitung kann zwischen dem jeweiligen Drain-Abschnitt und einem weiteren Drain-Abschnitt einer benachbarten aktiven Region angeordnet sein.

Jede Bitleitung ist mit einem Drain-Abschnitt einer jeweiligen aktiven Region von jeder Spalte elektrisch gekoppelt, und jede Bitleitung kann Drain-Abschnitte von aktiven Regionen von benachbarten Spalten in unterschiedlichen Richtungen kreuzen.

Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung kann eine Halbleiterspeichervorrichtung ein Halbleitersubstrat mit einer aktiven Region, eine Feldtrennschicht an dem Halbleitersubstrat, die die aktive Region umgibt, erste und zweite Wortleitungen an dem Substrat und die aktive Region kreuzend und erste und zweite Speicherelemente aufweisen. Die aktive Region kann insbesondere eine Länge und eine Breite aufweisen, wobei die Länge größer als die Breite ist. Die erste und die zweite Wortleitung definieren einen Drain-Abschnitt der aktiven Region zwischen der ersten und der zweiten Wortleitung und einen ersten und einen zweiten Source-Abschnitt der aktiven Region an gegenüberliegenden Enden der aktiven Region. Das erste und das zweite Speicherelement können jeweils mit dem ersten und dem zweiten Source-Abschnitt der aktiven Region gekoppelt sein, und die erste und die zweite Wortleitung können zwischen Abschnitten des ersten bzw. zweiten Speicherelements und des Substrats in einer Richtung senkrecht zu dem Substrat vorgesehen sein.

Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann ein Zellarray aktive Regionen mit einer horizontalen und einer vertikalen Richtungsachse aufweisen. Ein Zellarray kann zusätzlich ein Muster aufweisen, das ohne weiteres entworfen werden kann und optisch stabil ist. Um diese Merkmale bzw. Charakteristika zu erreichen, kann eine Halbleiterspeichervorrichtung mit einem Zellarray, das balkenförmige aktive Regionen aufweist, die jeweils eine Hauptachse und eine Nebenachse aufweisen, vorgesehen sein.

Gemäß Ausführungsbeispielen der vorliegenden Erfindung weist eine Halbleiterspeichervorrichtung balkenförmige erste und zweite aktive Regionen mit einer Hauptachse und einer Nebenachse auf. Die ersten aktiven Regionen und die zweiten aktiven Regionen sind jeweils in einer Nebenachsenrichtung gleichmäßig beabstandet angeordnet. Die zweiten aktiven Regionen sind in einer Hauptachsenrichtung von den ersten aktiven Regionen gleichmäßig beabstandet angeordnet, und sind in der Nebenachsenrichtung versetzt, um 1/2 Schrittweite bzw. Abstand von den ersten aktiven Regionen beabstandet zu sein.

Die ersten und zweiten aktiven Regionen können von benachbarten aktiven Regionen in den jeweiligen Richtungen jeweils so lang wie eine Strukturgröße gleichmäßig beabstandet sein. Wenn die ersten und die zweiten aktiven Regionen jeweils fünfmal langer als die Strukturgröße in einer Hauptachsenrichtung sind, kann die Speicherzelle eine 6F2-Konfiguration aufweisen.

Die Halbleiterspeichervorrichtung weist ferner ein Wortleitungspaar, das über die ersten oder zweiten aktiven Regionen kreuzt, auf. Das Wortleitungspaar kann eine darunter liegende aktive Region in drei Segmente teilen. In einer Hauptachsenrichtung kann eine Länge von dem Segment gleich einer Merkmalsgröße bzw. Strukturgröße sein.

Die Halbleiterspeichervorrichtung weist ferner eine Mehrzahl von Bitleitungen, die abwechselnd mit der ersten aktiven Region und der zweiten aktiven Region verbunden ist, auf. Eine der Bitleitungen kann mit einer Mehrzahl von ersten aktiven Regionen und einer Mehrzahl von zweiten aktiven Regionen, die in einer Richtung angeordnet sind, um 1/2 Schrittweite von der ersten aktiven Region beabstandet zu sein, abwechselnd verbunden sein. Die Bitleitungen können insbesondere zwischen einem Paar von benachbarten ersten Regionen und zwischen einem Paar von zweiten aktiven Regionen, die in einer Richtung angeordnet sind, um 1/2 Schrittweite von der ersten aktiven Region beabstandet zu sein, angeordnet sein. Die Bitleitungen können alternativ in einem Zickzackmuster angeordnet sein, um über die erste aktive Region in einer Richtung diagonal zu kreuzen und um über die zweite aktive Region in einer anderen Richtung diagonal zu kreuzen.

Wenn eine Bitleitung zwischen den ersten aktiven Regionen und zwischen den zweiten aktiven Regionen, die 1/2 Schrittweite von den ersten aktiven Regionen beabstandet sind, angeordnet ist, kann die Bitleitung mit einer geteilten aktiven Region zwischen Wortleitungen, die ein Wortleitungspaar liefern, verbunden sein und kann sich in einer Richtung erstrecken, um mit den ersten und zweiten aktiven Regionen durch die Drain-Anschlussfläche, die über die Bitleitung gelegt ist, verbunden zu sein.

Die Halbleiterspeichervorrichtung weist ferner ein Datenspeicherelement, das mit jeweiligen geteilten aktiven Regionen an gegenüberliegenden Seiten des Wortleitungspaars verbunden ist, auf. Das Datenspeicherelement kann ein Kondensator und/oder ein Widerstandselement sein. Bei einer ferroelektrischen Speichervorrichtung oder einem DRAM kann das Datenspeicherelement beispielsweise ein Kondensator sein. Bei einer Phasenübergangsspeichervorrichtung oder einer Magnettunnelübergangs- (MJZ-; MJT = Magnetic Tunneling Junction) Vorrichtung kann das Datenspeicherelement ein Widerstandselement sein. Das Datenspeicherelement kann mit den ersten oder zweiten aktiven Regionen durch eine Source-Anschlussfläche, die mit den ersten bzw. zweiten aktiven Regionen verbunden ist, und eine Pufferelektrode zwischen der Source-Anschlussfläche und dem Datenspeicherelement verbunden sein. Die Pufferelektrode kann über die Wortleitung teilweise gelegt sein. Das Datenspeicherelement kann über die Source-Anschlussfläche gelegt sein und kann sich in einer Richtung erstrecken, um über die Wortleitung gelegt zu sein. Das Datenspeicherelement kann alternativ eine Seitenwand, die über die Wortleitung gelegt ist, und eine gegenüberliegende Seitenwand aufweisen, die über die erste oder zweite aktive Region gelegt ist. Die Datenspeicherelemente können voneinander in einer Nebenachsenrichtung der aktiven Region so lang wie eine Strukturgröße beabstandet sein.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 und 2 sind Draufsichten von herkömmlichen DRAM-Zellen.

3 und 4 sind Draufsichten von Halbleiterspeichervorrichtungsarrays gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung.

5 bis 9, 10A, 10B und 10B sind Draufsichten, die Schritte zum Herstellen einer Halbleiterspeichervorrichtung gemäß ersten Ausführungsbeispielen der vorliegenden Erfindung darstellen.

11 bis 13, 14A, 14B und 14C sind Draufsichten, die Schritte zum Herstellen einer Halbleiterspeichervorrichtung gemäß zweiten Ausführungsbeispielen der vorliegenden Erfindung darstellen.

15A, 15B und 15C sind Querschnittsansichten einer Halbleiterspeichervorrichtung gemäß einigen zusätzlichen Ausführungsbeispielen der vorliegenden Erfindung.

16A bis 16C stellen jeweils Anschlussflächenmasken für Halbleiterspeichervorrichtungen gemäß Verfahren von ersten Ausführungsbeispielen der vorliegenden Erfindung dar.

17A bis 17C stellen jeweils Anschlussflächenmasken für Halbleiterspeichervorrichtungen gemäß Verfahren von zweiten Ausführungsbeispielen der vorliegenden Erfindung dar.

DETAILLIERTE BESCHREIBUNG

Die Erfindung ist im Folgenden vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen Ausführungsbeispiele der Erfindung gezeigt sind. Jedes Ausführungsbeispiel, das hierin beschrieben und dargestellt ist, weist außerdem ebenso das Ausführungsbeispiel mit dem komplementären Leitfähigkeitstyp auf. Gleiche Ziffern beziehen sich durchgehend auf gleiche Elemente.

Es ist offensichtlich, dass, wenn auf ein Element als "gekoppelt", "verbunden", "ansprechend" oder "antwortend auf" ein anderes Element Bezug genommen wird, dasselbe direkt gekoppelt, verbunden, ansprechend oder auf das andere Element antwortend sein kann oder dazwischen liegende Elemente vorhanden sein können. Der Ausdruck "direkt" bedeutet im Gegensatz dazu, dass keine dazwischen liegenden Elemente vorhanden sind. Wie hierin verwendet, umfasst der Ausdruck "und/oder" jede und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände und kann als "I" abgekürzt werden.

Es ist ferner offensichtlich, dass, wie hierin verwendet, die Ausdrücke "Reihe" oder "horizontal" und "Spalte" oder "vertikal" zwei relative, nicht parallele Richtungen zeigen, die zueinander orthogonal sein können. Diese Ausdrücke erfordern jedoch keine absolut horizontale oder vertikale Ausrichtung, wie in den Figuren gezeigt ist.

Es ist offensichtlich, dass, obwohl die Ausdrücke erste(r, s), zweite(r, s), etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente jedoch nicht durch diese Ausdrücke begrenzt sein sollen. Diese Ausdrücke werden lediglich verwendet, um ein Element von einem anderen zu unterscheiden. Eine erste Leitung kann beispielsweise als eine zweite Leitung bezeichnet werden, und ähnlicherweise kann eine zweite Leitung als eine erste Leitung bezeichnet werden.

Räumlich relative Ausdrücke, wie z. B. "unterhalb", "unter", "untere(r, s)", "oberhalb", "obere(r, s)", "über" und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um ein Element und/oder die Beziehung eines Merkmals zu einem anderen Element(en) und/oder Merkmal(en), wie in den Figuren dargestellt, zu beschreiben. Es ist offensichtlich, dass die räumlich relativen Ausdrücke lediglich unterschiedliche Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen sollen. Wenn die Vorrichtung in den Figuren beispielsweise umgedreht bzw. umgekippt wird, sind Elemente, die als "unter" und/oder "unterhalb" anderer Elemente oder Merkmale beschrieben sind, dann "oberhalb" der anderen Elemente oder Merkmale angeordnet. Der beispielhafte Ausdruck "unter" kann somit sowohl eine Ausrichtung von über als auch unter umfassen. Die Vorrichtung kann anders ausgerichtet sein (90 Grad gedreht oder bei anderen Ausrichtungen), und die räumlich relativen, hierin verwendeten Schlüsselworte werden entsprechend interpretiert.

Wie hierin verwendet, sollen die Singularformen "eine(r, s)" und "der, die, das" ebenso die Pluralformen umfassen, es sein denn, dass es der Zusammenhang klar anders aufzeigt. Es ist ferner offensichtlich, dass die Ausdrücke "aufweisen" und/oder "aufweisend" oder "umfasst" und/oder "umfassend", wenn dieselben in dieser Beschreibung verwendet werden, die Anwesenheit von angegebenen Merkmalen, Regionen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, Regionen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben ausschließen.

Ausführungsbeispiele der Erfindung sind hierin unter Bezugnahme auf Querschnittsdarstellungen, die schematische Darstellungen von idealisierten Ausführungsbeispielen (und Zwischenstrukturen) der Erfindung sind, beschrieben. Die Dicken von Schichten und Regionen in den Zeichnungen können zur Klarheit übertrieben dargestellt sein. Variationen von den Formen der Darstellungen sind zusätzlich als ein Resultat von beispielsweise Herstellungsverfahren und/oder -toleranzen zu erwarten. Ausführungsbeispiele der Erfindung sollten somit nicht als auf die hierin dargestellten speziellen Formen von Regionen begrenzt aufgefasst werden, sondern sollen Abweichungen der Formen umfassen, die beispielsweise aus der Herstellung resultieren. Die Regionen, die in den Figuren dargestellt sind, sind somit hinsichtlich ihrer Natur und ihren Formen schematisch und sollen nicht die tatsächliche Form einer Region einer Vorrichtung darstellen. Es ist beispielsweise offensichtlich, dass ein rechtwinkliges Merkmal abgerundete Ecken aufweisen kann.

3 und 4 sind Draufsichten von Halbleiterspeicher-Zellarrays gemäß ersten bzw. zweiten Ausführungsbeispielen der vorliegenden Erfindung.

Wie in 3 dargestellt ist, weist eine Halbleiterspeichervorrichtung gemäß ersten Ausführungsbeispielen der vorliegenden Erfindung balkenförmige erste und zweite aktive Regionen 102a und 102b auf, die jeweils eine Hauptachse und eine Nebenachse aufweisen. Eine Hauptachse einer aktiven Region kann eine horizontale (oder vertikale) Achse eines Substrats sein, und eine Nebenachse derselben kann eine vertikale (oder horizontale Achse) des Substrats sein. Die Hauptachse und die Nebenachse sind zueinander senkrecht. Die ersten aktiven Regionen 102a sind in Spalten in einer Richtung einer Nebenachse angeordnet, um voneinander gleichmäßig beabstandet zu sein, und die zweiten aktiven Regionen 102b können ebenfalls in Spalten in der Richtung der Nebenachse angeordnet sein, um voneinander gleichmäßig beabstandet zu sein. Spalten der zweiten aktiven Regionen 120b können von benachbarten Spalten der ersten aktiven Regionen 102a in einer Richtung einer Hauptachse gleichmäßig beabstandet sein und können 1/2 Schrittweite von den ersten aktiven Regionen 102a in der Nebenachsenrichtung beabstandet sein. Die aktiven Regionen 102a können, mit anderen Worten, relativ zu den aktiven Regionen 102b um einen Abstand gleich einer Breite einer aktiven Region versetzt sein. Ein Zellarray kann Spalten, die abwechselnd angeordnet sind, aufweisen, wobei eine erste Spalte erste aktive Regionen 102a aufweist und wobei eine zweite Spalte zweite aktive Regionen 102b aufweist. Die ersten aktiven Regionen 102a weisen die gleiche Form wie die zweiten aktiven Regionen 102b auf. In einer Hauptachsenrichtung können die ersten und die zweiten aktiven Regionen 102a und 102b jeweils fünfmal länger als eine Strukturgröße (z. B. eine Breite einer aktiven Region) sein. Jede der aktiven Regionen kann von benachbarten aktiven Regionen in der Haupt- und/oder Nebenachsenrichtung um einen Abstand so lang wie die Strukturgröße (z. B. eine Breite einer aktiven Region) beabstandet sein.

Paare von Wortleitungen 104 (Wortleitungspaare) kreuzen über die ersten aktiven Regionen 102a und/oder die zweiten aktiven Regionen 102b. Die Wortleitungen 104 können eine Strukturgröße (z. B. eine Breite gleich zu einer Breite einer aktiven Region) aufweisen. Jede der ersten aktiven Regionen 102a und/oder der zweiten aktiven Regionen 102b ist in drei Segmente durch ein jeweiliges Wortleitungspaar geteilt. In einer aktiven Region ist eine Drain-Anschlussfläche 106d mit einem mittleren Abschnitt der aktiven Region zwischen den Wortleitungen des jeweiligen Wortleitungspaars verbunden. Ein Paar von Source-Anschlussflächen 106b kann mit jeweiligen Enden von jeder aktiven Region verbunden sein, derart, dass jede Source-Anschlussfläche 106b einer aktiven Region von der Drain-Anschlussfläche der aktiven Region durch eine jeweilige Wortleitung getrennt ist. Die Drain-Anschlussfläche 106d erstreckt sich von einem oberen Abschnitt der aktiven Region über einen Abschnitt eines Bereichs zwischen den aktiven Regionen (d. h. über einen Abschnitt eines Vorrichtungstrennbereichs). Die Bitleitungen 110 können über die Wortleitungen 104 kreuzen. Jede Bitleitung 110 ist mit ersten und zweiten aktiven Regionen 102a und 102b durch jeweilige Drain-Anschlussflächen 106d abwechselnd verbunden. Die Bitleitung 110 läuft zwischen einem Paar von ersten aktiven Regionen 102a, die von den zweiten aktiven Regionen 102b in einer Richtung 1/2 Schrittweite beabstandet sind, und zwischen einem Paar von zweiten aktiven Regionen 102b. Da sich die Drain-Anschlussfläche 106d von der aktiven Region zu einem Vorrichtungstrennbereich erstreckt, kann dieselbe mit einer darüber liegenden Bitleitung 110 verbunden sein. Jede Bitleitung 110 kann eine Strukturgröße (z. B. eine Breite gleich einer Breite einer aktiven Region) aufweisen und kann von einer benachbarten Bitleitung um einen Abstand so lang wie die Strukturgröße beabstandet sein. Die Bitleitung 110 kann mit der Drain-Anschlussfläche 106d durch einen Bitleitungsstecker 108 verbunden sein. Der Bitleitungsstecker 108 und die Bitleitung 110 können vereinigt sein.

Datenspeicherelemente 116 sind mit jeweiligen Source-Anschlussflächen an gegenüberliegenden Enden von jeder aktiven Region verbunden sein. Bei einem DRAM (Dynamic Random Access Memory = Dynamischer Direktzugriffsspeicher) kann das Datenspeicherelement ein zylinderförmiger Kondensator, ein Kastenkondensator und/oder ein MIM- (= Metal Insulator Metal = Metall-Isolator-Metall) Kondensator sein. Bei einer ferroelektrischen Speichervorrichtung kann das Datenspeicherelement ein ferroelektrischer Kondensator sein. Bei einer Phasenübergangsspeichervorrichtung kann das Datenspeicherelement ein Phasenübergangs-Widerstandsspeicherelement sein. Bei einer Magnetspeichervorrichtung kann das Datenspeicherelement ein MJT- (= Magnetic Tunnel Junction = magnetischer Tunnelübergang) Widerstandselement sein.

Ein Datenspeicherelement 116 kann mit einer aktiven Region durch eine jeweilige Source-Anschlussfläche 106b verbunden sein. Eine Pufferelektrode 114 kann ferner zwischen jeder Source-Anschlussfläche 106b und dem (jeweiligen) Datenspeicherelement 116 gebildet sein. Die Pufferelektrode 114 kann über der Source-Anschlussfläche 106b vorgesehen sein und kann die jeweilige Wortleitung teilweise überlappend vorgesehen sein. Eine Pufferelektrode 114 kann hin zu der Mitte einer aktiven Region strukturell angeordnet sein, um einen Raum zwischen den Datenspeicherelementen 116, die mit benachbarten aktiven Regionen verbunden sind, zu verbreitern. Eine Pufferelektrode 114 kann mit einer jeweiligen Source-Anschlussfläche 106b durch einen Speicherstecker 112 verbunden sein, derart, dass das Datenspeicherelement 116 mit der aktiven Region durch die Pufferelektrode 114 und die Source-Anschlussfläche 106b verbunden ist.

Obwohl in 3 nicht gezeigt, kann der Speicherstecker 112 das Datenspeicherelement 116 direkt berühren. In diesem Fall kann die Pufferelektrode 114 weggelassen werden.

Das Datenspeicherelement 116 kann ferner über die Source-Anschlussfläche 106b teilweise gelegt sein, um einen Raum zwischen den Datenspeicherelementen, die an benachbarten aktiven Regionen gebildet sind, zu verbreitern. D. h., dass das Datenspeicherelement 116 eine Seitenwand aufweisen kann, die über einen Abschnitt der benachbarten Wortleitung gelegt ist, und eine gegenüberliegende Seitenwand kann über die aktive Region gelegt sein.

Wie in 4 dargestellt ist, weisen aktive Regionen einer Halbleiterspeichervorrichtung gemäß zweiten Ausführungsbeispielen der vorliegenden Erfindung eine gleiche Anordnung wie dieselben der Halbleiterspeichervorrichtung von 3 auf. Die Speichervorrichtung weist erste aktive Regionen 202a und zweite aktive Regionen 202b auf. Sowohl die ersten als auch zweiten aktiven Regionen 202a und 202b sind balkenförmig (d. h. rechtwinklig) und weisen eine Hauptachse und eine Nebenachse auf. Die ersten aktiven Regionen 202a sind in einer Richtung der Nebenachse voneinander gleichmäßig beabstandet angeordnet. Die zweiten aktiven Regionen 202b sind in einer Richtung der Nebenachse gleichmäßig voneinander beabstandet angeordnet. Die zweiten aktiven Regionen 202b sind in der Hauptachse von den ersten aktiven Regionen 202a gleichmäßig beabstandet angeordnet, z. B. um jeweils 1/2 Schrittweite von den ersten aktiven Regionen 202a beabstandet. Aktive Regionen 202a können relativ zu aktiven Regionen 102b um einen Abstand gleich einer Breite einer aktiven Region versetzt sein.

Die ersten und zweiten aktiven Regionen 202a und 202b weisen die gleiche Form auf. In der Hauptachsenrichtung können die ersten und zweiten aktiven Regionen 202a und 202b jeweils fünfmal länger als eine Strukturgröße (z. B. eine Breite) sein. Jede der aktiven Regionen kann von benachbarten aktiven Regionen in der Haupt- und/oder Nebenachse um einen Abstand von etwa so lang wie die Strukturgröße beabstandet sein.

Paare von Wortleitungen 204 (Wortleitunmgspaare) kreuzen über die ersten aktiven Regionen 202a und die zweiten aktiven Regionen 202b. Jede der Wortleitungen 204 weist eine Strukturgröße (z. B.: eine Breite gleich einer Breite einer aktiven Region) auf. Ein Wortleitungspaar teilt eine jeweilige aktive Region 202a oder 202b in drei Segmente. Eine Drain-Anschlussfläche 206d ist mit einem Abschnitt einer aktiven Region zwischen Wortleitungen des jeweiligen Wortleitungspaars verbunden. Source-Anschlussflächen 206b sind mit jeweiligen Enden einer aktiven Region an gegenüberliegenden Seiten des jeweiligen Wortleitungspaars verbunden. Bitleitungen 210 kreuzen über die Wortleitungen 204. Die Bitleitung 210 ist mit ersten aktiven Regionen 202a und zweiten aktiven Regionen 202b abwechselnd verbunden. Die Bitleitungen 210 können mit ersten bzw. zweiten aktiven Regionen 202a und 202b durch eine Drain-Anschlussfläche 206d verbunden sein.

Jede Bitleitung 210 kreuzt die ersten aktiven Regionen 202a diagonal in einer Richtung und kreuzt die zweiten aktiven Regionen 202b diagonal in einer anderen Richtung. D. h., dass die Bitleitungen 210 eine Zickzackform aufweisen. Im Gegensatz zu der Struktur von 3 kann die Drain-Anschlussfläche 206d lediglich über der aktiven Region vorgesehen sein. In 4 kann die Bitleitung 210 eine Strukturgröße (z. B. eine Breite gleich einer Breite einer aktiven Region) aufweisen und kann von einer benachbarten Bitleitung um einen Abstand etwa so lang wie die Strukturgröße beabstandet sein. Eine Bitleitung 210 kann mit einer jeweiligen Drain-Anschlussfläche 206d durch einen jeweiligen Bitleitungsstecker 208 verbunden sein. Bei einer Alternative können die Bitleitungsstrecker 208 und die jeweiligen Bitleitungen vereinigt sein.

Datenspeicherelemente 216 können mit gegenüberliegenden Enden von aktiven Regionen bei gegenüberliegenden Seiten von jeweiligen Wortleitungspaaren verbunden sein. Bei einem DRAM kann das Datenspeicherelement 216 ein zylinderförmiger Kondensator, ein Kasten-Typ-Kondensator und/oder ein MIM-Kondensator sein. Bei einer ferroelektrischen Speichervorrichtung kann das Datenspeicherelement 216 ein ferroelektrischer Kondensator sein. Bei einer Phasenübergangsspeichervorrichtung kann das Datenspeicherelement 216 ein Phasenübergangswiderstandselement sein. Bei einer magnetischen Speichervorrichtung kann das Datenspeicherelement 216 ein MJT-Widerstandselement sein.

Jedes Datenspeicherelement 216 kann mit einer jeweiligen aktiven Region durch eine jeweilige Source-Anschlussfläche 206b verbunden sein. Eine Pufferelektrode 214kann ferner zwischen der Source-Anschlussfläche 206b und dem Datenspeicherelement 216 gebildet sein. Die Pufferelektrode 214 kann über der Source-Anschlussfläche 206b vorgesehen sein und kann über der benachbarten Wortleitung teilweise vorgesehen sein. Eine Pufferelektrode 214 kann hin zu der Mitte einer aktiven Region strukturell vorgesehen sein, um einen Raum zwischen den Datenspeicherelementen 216, die mit benachbarten aktiven Regionen verbunden sind, zu verbreitern. Die Pufferelektroden 214 können mit jeweiligen Source-Anschlussflächen 206b durch Speicherstecker 212 verbunden sein, derart, dass die Speicherelemente 216 mit den aktiven Regionen durch die Pufferelektroden 214 und die Source-Anschlussflächen 206b verbunden sind.

Obwohl nicht in 4 gezeigt ist, können die Speicherstecker 212 die jeweiligen Datenspeicherelemente 216 direkt berühren. In diesem Fall können die Pufferelektroden 214 weggelassen werden.

Die Datenspeicherelemente 216 können ferner über jeweiligen Source-Anschlussflächen 206b teilweise vorgesehen sein, um einen Raum zwischen den Datenspeicherelementen, die an benachbarten aktiven Regionen gebildet sind, zu verbreitern. D. h., dass jedes Datenspeicherelement 216 eine Seitenwand über der Wortleitung und eine gegenüberliegende Seitenwand über der aktiven Region aufweisen kann.

5 bis 9, 10A, 10B und 10C sind Draufsichten, die Schritte zum Herstellen einer Halbleiterspeichervorrichtung gemäß ersten Ausführungsbeispielen der vorliegenden Erfindung darstellen.

Wie in 5 dargestellt ist, werden Vorrichtungstrennschichten an einem Halbleitersubstrat 100 gebildet, um erste aktive Regionen 102a und zweite aktive Regionen 102b zu definieren. Die ersten und zweiten aktiven Regionen 102a und 102b sind balkenförmig (z. B. rechtwinklig) um eine Hauptachse (in einer Längenrichtung) und eine Nebenachse (in einer Breitenrichtung) zu definieren. In einer Nebenachsenrichtung sind die ersten aktiven Regionen 120a und die zweiten aktiven Regionen 102b voneinander um einen Abstand von etwa P/2 (z. B. eine Breite einer aktiven Region) regelmäßig beabstandet. Die Spalten von ersten und zweiten aktiven Regionen sind in einem Zellarray abwechselnd angeordnet. Die ersten aktiven Regionen 102a sind voneinander um einen Abstand von etwa P/2 so lang wie eine Strukturgröße (z. B. eine Breite einer aktiven Region) beabstandet. Die zweiten aktiven Regionen 102b sind ebenfalls voneinander um einen Abstand von etwa P/2 so lang wie die Strukturgröße (z. B. eine Breite einer aktiven Region) beabstandet. Die ersten aktiven Regionen 102a und die zweiten aktiven Regionen 102b weisen eine Strukturgröße (z. B. Breite) in der Richtung der Nebenachse auf. Die zweiten aktiven Regionen 102b sind in der Richtung der Nebenachse angeordnet, um von den ersten aktiven Regionen 102a 1/2 Schrittweite beabstandet zu sein. Die ersten und zweiten aktiven Regionen 102a und 102b sind, mit anderen Worten, in der Nebenachsenrichtung um einen Abstand von etwa P/2 versetzt. Die ersten und zweiten Regionen 102a und 102b können eine gleiche Form, wie z. B. eine rechtwinklige Form, aufweisen. In einer Hauptachsenrichtung können die ersten aktiven Regionen 102a und die zweiten aktiven Regionen 102b fünfmal länger als eine Strukturgröße (z. B. eine Breite) derselben sein. Die ersten aktiven Regionen 102a und die zweiten aktiven Regionen 102b können eine Strukturgröße (z. B. eine Breite) in einer Nebenachsenrichtung aufweisen.

Wie in 6 dargestellt ist, können Wortleitungen 104 gebildet sein, wobei jeweilige Paare der Wortleitungen 104 über jeweilige erste aktive Regionen 102a oder jeweilige zweite aktive Regionen 102b kreuzen. Jedes Wortleitungspaar kreuzt mit anderen Worten über eine jeweilige Spalte von aktiven Regionen 102a oder 102b. Jede aktive Region 102a oder 102b ist daher durch das jeweilige Wortleitungspaar in drei Segmente geteilt. Jede Wortleitung 104 weist eine Strukturgröße (z. B. Breite) auf, und jedes Segment einer aktiven Region (das durch das jeweilige Wortleitungspaar definiert ist) weist eine Strukturgröße in einer Richtung der Hauptachse auf.

Wie in 7 dargestellt ist, ist eine Drain-Anschlussfläche 106d an einem mittleren Abschnitt von jeder aktiven Region zwischen den zwei Wortleitungen 104 des jeweiligen Wortleitungsaars gebildet. Eine Source-Anschlussfläche 106b ist an jedem Ende von jeder aktiven Region an gegenüberliegenden Seiten des jeweiligen Wortleitungspaars gebildet. Die Drain-Anschlussfläche 106d einer aktiven Region erstreckt sich von dem mittleren Abschnitt der aktiven Region in einer Richtung über einen Abschnitt der Vorrichtungstrennschicht. Ein erstes Zwischenschicht-Dielektrikum kann gebildet werden, um die Drain-Anschlussflächen 106d und die Source-Anschlussflächen 106b zu bedecken. Das erste Zwischenschicht-Dielektrikum kann unter Verwendung eines selbstausgerichteten Kontakt- (SAC-; SAC = Self-Aligned Contact) Verfahrens gebildet werden.

Wie in 8 dargestellt ist, können Bitleitungen 110 über die Wortleitungen 104 kreuzend gebildet werden. Die Bitleitungen 110 können mit ersten und zweiten aktiven Regionen 102a und 102b abwechselnd verbunden werden. Die Bitleitungen 110 können zwischen benachbarten zweiten aktiven Regionen 102b (die von den ersten aktiven Regionen 102a in einer Richtung 1/2 Schrittweite beabstandet sind) und zwischen benachbarten ersten aktiven Regionen 102a laufen. Jede Bitleitung 110 kann mit jeweiligen Drain-Anschlussflächen 106d durch jeweilige Bitleitungsstecker 108 verbunden werden. Ein zweites Zwischenschicht-Dielektrikum kann somit an einer gesamten Oberfläche eines Substrats umfassend die Source-Anschlussflächen 106b und die Drain-Anschlussflächen 106d gebildet werden, und Bitleitungsstecker 108 können verbunden mit den Drain-Anschlussflächen 106d durch das zweite Zwischenschicht-Dielektrikum gebildet werden. Bitleitungen können dann verbunden mit den Bitleitungssteckern 108 gebildet werden. Kontaktlöcher können alternativ unter Verwendung eines Doppel-Damaszierungsverfahrens gebildet werden, um die Drain-Anschlussflächen 106d gleichzeitig mit der Bildung von Bitleitungsrillen freizulegen, und dann können die Kontaktlöcher und die Bitleitungsrillen mit einer leitfähigen Schicht gefüllt werden, derart, dass jede Bitleitung jeweilige Drain-Anschlussflächen direkt berührt.

Wie in 9 dargestellt ist, können Pufferelektroden 114 verbunden mit jeweiligen Source-Anschlussflächen 106b durch jeweilige Speicherstecker 112 gebildet werden. Die Pufferelektroden 114 können dazu dienen, einen Raum zwischen den Datenspeicherelementen, die mit ersten aktiven Regionen verbunden sind, und Datenspeicherelementen, die mit zweiten aktiven Regionen verbunden sind, zu sichern und einen Bereich bzw. eine Fläche, die durch jedes Datenspeicherelement eingenommen wird, zu vergrößern.

Ein drittes Zwischenschicht-Dielektrikum kann an dem Substrat einschließlich der Bitleitungen 110 gebildet werden. Speicherstecker 112 können verbunden mit jeweiligen Source-Anschlussflächen 106b durch das dritte Zwischenschicht-Dielektrikum und das zweite Zwischenschicht-Dielektrikum gebildet werden. Die Pufferelektroden 114 können an einem jeweiligen Speicherstecker 112 gebildet werden, und jede Pufferelektrode 114 kann sich über einen Abschnitt des dritten Zwischenschicht-Dielektrikums gegenüber der benachbarten Wortleitung erstrecken.

Wie in 10A dargestellt ist, kann ein Datenspeicherelement 116 an jeder der Pufferelektroden 114 gebildet werden. Abschnitte eines Datenspeicherelements 116 können sich über die benachbarte Wortleitung erstrecken, um einen Bereich zu vergrößern, der durch das Datenspeicherelement eingenommen wird. Das Datenspeicherelement 116 kann ein Kondensator oder ein Widerstandselement gemäß dem Typ der hergestellten Halbleiterspeichervorrichtung sein. Ein Verfahren zum Bilden des Datenspeicherelements 116 kann mit dem Typ der hergestellten Speichervorrichtung variieren.

10B ist eine Draufsicht, die eine modifizierte Version von Verfahren gemäß ersten Ausführungsbeispielen der vorliegenden Erfindung darstellt. Bei diesem modifizierten Ausführungsbeispiel kann eine Pufferelektrode 114 weggelassen werden. Bei einem Schritt von 9 können insbesondere nach dem Bilden von Speichersteckern 112a ohne das Bilden von Pufferelektroden Datenspeicherelemente 116 jeweilige Speicherstecker 112a direkt berühren. Jedes Datenspeicherelement 116a kann sich teilweise über eine jeweilige Wortleitung erstrecken.

10C ist eine Draufsicht, die eine weitere modifizierte Version von Verfahren gemäß ersten Ausführungsbeispielen der vorliegenden Erfindung darstellt. Bei diesem modifizierten Ausführungsbeispiel kann jedes Datenspeicherelement 116b eine Seitenwand, die lateral von der Source-Anschlussfläche 106b verschoben ist, um über der benachbarten Wortleitung 104 zu liegen, und eine gegenüberliegende Seitenwand, um über einer darunter liegenden aktiven Region zu liegen, aufweisen. Eine solche Struktur kann unter Verwendung der Pufferelektrode 114 realisiert werden. Ein freier Raum kann somit verwendet werden, um eine Wahrscheinlichkeit eines Kurzschlusses zwischen benachbarten Datenspeicherelementen zu reduzieren.

11 bis 13, 14A, 14B und 14C sind Draufsichten, die Schritte eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß zweiten Ausführungsbeispielen der vorliegenden Erfindung darstellen.

Wie in 11 dargestellt ist, können erste und zweite aktive Regionen 202a, 202b und Paare von Wortleitungen 204, wie im Vorhergehenden hinsichtlich 56 erörtert, gebildet werden.

Bei jeder aktiven Region kann eine Drain-Anschlussfläche 206d bei einem mittleren Abschnitt der aktiven Region zwischen zwei Wortleitungen 204 des Wortleitungspaars die aktive Region kreuzend gebildet werden, und erste und zweite Source-Anschlussflächen 206b können an einem ersten und einem zweiten Ende der aktiven Region an gegenüberliegenden Seiten des Wortleitungspaars die aktive Region kreuzend gebildet werden. Im Gegensatz zu den in 7 dargestellten Strukturen erstrecken sich die Drain-Anschlussflächen 206d nicht über die jeweiligen aktiven Regionen in einer Richtung über die Trennregion hinaus, sondern sind stattdessen über die jeweiligen aktiven Regionen begrenzt. Die Drain-Anschlussflächen 206d und die Source-Anschlussflächen 206b können durch Bilden eines ersten Zwischenschicht-Dielektrikums, das das Substrat einschließlich der Wortleitungen bedeckt, und Anwenden eines selbstausrichtenden Kontakt- (SAC-) Verfahrens gebildet werden.

Wie in 12 dargestellt ist, kann jede Bitleitung 210 über die Wortleitungen 204 kreuzend gebildet werden, um abwechselnd mit ersten und zweiten aktiven Regionen 202a und 202b verbunden zu sein. Die Bitleitungen 210 können in einem Zickzackmuster vorgesehen werden, um über die ersten aktiven Regionen 202a in einer Richtung diagonal zu kreuzen und um über die zweiten aktiven Regionen 202b in einer anderen Richtung diagonal zu kreuzen. Jede Bitleitung 210 ist mit jeweiligen ersten und zweiten aktiven Regionen 202a und 202b, die 1/2 Schrittweite voneinander in der Nebenachsenrichtung beabstandet (z. B. versetzt) sind, verbunden. Die Bitleitungen 210 können mit jeweiligen Drain-Anschlussflächen 206d durch Bitleitungsstecker 208 verbunden sein. Aus diesem Grund können Bitleitungen, die mit Bitleitungssteckern 208 verbunden sind, nach dem Bilden eines zweiten Zwischenschicht-Dielektrikums an einer gesamten Oberfläche des Substrats einschließlich der Source-Anschlussflächen 206b und der Drain-Anschlussflächen 206d und dem Bilden der Bitleitungsstecker 208, die mit den Drain-Anschlussflächen 206d durch das zweite Zwischenschicht-Dielektrikum verbunden sind, gebildet werden. Ein Doppel-Damaszierungsverfahren kann alternativ verwendet werden, um Kontaktlöcher, die die Drain-Anschlussflächen 206d freilegen, gleichzeitig zu dem Bilden von Bitleitungsrillen zu bilden. Dann werden die Kontaktlöcher und die Bitleitungsrillen mit einem leitfähigen Material gefüllt, um Bitleitungen vorzusehen, die jeweilige Drain-Anschlussflächen direkt berühren.

Wie in 13 dargestellt ist, können Pufferelektroden 214 verbunden durch Speicherstecker 212 mit jeweiligen Source-Anschlussflächen 206b gebildet werden. Die Pufferelektroden 214 können dazu dienen, einen Raum zwischen Datenspeicherelementen, die mit benachbarten aktiven Regionen verbunden sind, vorzusehen, und einen Bereich, der durch die Datenspeicherelemente eingenommen wird, zu vergrößern.

Ein drittes Zwischenschicht-Dielektrikum kann an einer gesamten Oberfläche des Substrats einschließlich der Bitleitungen 210 gebildet werden. Speicherstecker 212 können verbunden durch das dritte Zwischenschicht-Dielektrikum und das zweite Zwischenschicht-Dielektrikum mit jeweiligen Source-Anschlussflächen 206b gebildet werden. Die Pufferelektroden 214 können an den Speichersteckern 212 gebildet werden.

Wie in 14A dargestellt ist, können Datenspeicherelemente 216 an jeweiligen Pufferelektroden 214 gebildet werden. Die Datenspeicherelemente 216 können Kondensatoren oder Widerstandselemente gemäß dem Typ der Halbleiterspeichervorrichtung sein. Ein Verfahren zum Herstellen der Datenspeicherelemente 216 kann mit dem Typ der Halbleiterspeichervorrichtung variieren.

14B ist eine Draufsicht, die eine modifizierte Version des Verfahrens der 1113 darstellt. Bei diesem modifizierten Ausführungsbeispiel kann eine Pufferelektrode 214 weggelassen werden. D. h., dass bei einem Schritt von 9 nach dem Bilden von Speichersteckern 212a ohne das Bilden von Pufferelektroden Datenspeicherelemente 216a jeweilige Speicherstecker 212a direkt berühren können. Die Datenspeicherelemente 216a können sich über die Wortleitung teilweise erstrecken.

14C ist eine Draufsicht, die eine weitere modifizierte Version des Verfahrens von 1113 darstellt. Dieses modifizierte Ausführungsbeispiel kann angewendet werden, um einen Raum zwischen Datenspeicherelementen, die mit benachbarten ersten und zweiten aktiven Regionen 202a und 202b verbunden sind, vorzusehen, und um einen Bereich, der durch die Datenspeicherelemente 216 eingenommen wird, nicht zu vergrößern. Jedes Datenspeicherelement 216 kann eine Seitenwand aufweisen, die hinsichtlich der Source-Anschlussfläche 206b lateral verschoben ist, derart, dass sich ein Abschnitt des Datenspeicherelements über eine benachbarte Wortleitung 204 erstreckt und eine gegenüberliegende Seitenwand über eine darunter liegende aktive Region gelegt ist. Eine solche Struktur kann unter Verwendung der Pufferelektroden 114 realisiert werden. Ein freier Raum kann somit verwendet werden, um eine Wahrscheinlichkeit eines Kurzschlusses zwischen benachbarten Speicherelementen zu reduzieren.

15A, 15B und 15C sind Querschnittsansichten, die eine Halbleiterspeichervorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen. Obwohl eine DRAM-Zelle mit einem zylindrischen Speicherknoten mittels eines Beispiels beschrieben ist, können Ausführungsbeispiele der vorliegenden Erfindung auf Halbleiterspeichervorrichtungen, die Speicherzellen mit anderen Schalt- und/oder anderen Datenspeicherelementen aufweisen, angewendet werden.

Wie in 15A dargestellt ist, können Vorrichtungstrennschichten 301 an einem Substrat 300 gebildet werden, um aktive Regionen 302 zu definieren. Bin Wortleitungspaar, das zwei Wortleitungen 304a und 304b aufweist, kreuzt über die aktive Region 302. Wie gezeigt ist, kann jede Wortleitung 304a–b jeweilige leitfähige Schichten 293a–b und 295a–b und jeweilige isolierende Deckschichten 297a–b aufweisen. Zusätzlich können isolierende Abstandshalter 299a–b an Seitenwänden der jeweiligen Wortleitungen 304a–b vorgesehen sein. Gate-Isolationsschichten 291a–b können außerdem zwischen den jeweiligen Wortleitungen 304a–b und der aktiven Region 302 vorgesehen sein.

Ein erstes planares Zwischenschicht-Dielektrikum 307 kann an der Struktur einschließlich des Wortleitungspaars gebildet sein. Das erste Zwischenschicht-Dielektrikum 307 kann gemustert bzw. strukturiert sein, um selbstausgerichtete Kontaktlöcher 308 zwischen und an gegenüberliegenden Seiten der Wortleitungen 304a–b vorzusehen, um dadurch Source- und Drain-Regionen 306b und 306d freizulegen. Die Kontaktlöcher können mit einer leitfähigen Schicht gefüllt sein, um Source-Anschlussflächen 306b und eine Drain-Anschlussfläche 306d zu bilden. Ein zweites Zwischenschicht-Dielektrikum 309 kann an der Struktur einschließlich der Source-Anschlussfläche 306b und der Drain-Anschlussfläche 306d gebildet sein. Eine Bitleitung 310 ist mit der Drain-Anschlussfläche 306d durch das zweite Zwischenschicht-Dielektrikum 309 verbunden. Ein drittes Zwischenschicht-Dielektrikum 311 kann an der Struktur einschließlich der Bitleitung 310 gebildet sein. Speicherstecker 312 können mit jeweiligen Source-Anschlussflächen 306 durch das dritte Zwischenschicht-Dielektrikum 311 und das zweite Zwischenschicht-Dielektrikum 309 verbunden sein.

Pufferelektroden 314 können an jeweiligen Speichersteckern 312 vorgesehen sein. Die Pufferelektroden 314 können sich jeweils teilweise über die benachbarten Wortleitungen 304a–b erstrecken. Die Wortleitungen 304a–b können, mit anderen Worten, zwischen Abschnitten von jeweiligen Pufferelektroden und dem Substrat in einer Richtung senkrecht zu einer Oberfläche des Substrats sein. Ein viertes Zwischenschicht-Dielektrikum 313 kann an der Struktur einschließlich der Pufferelektroden 314 gebildet sein.

Eine Speicherelektrode 316 kann an jeweiligen Pufferelektroden 314 gebildet sein. Untere Abschnitte von Speicherelektroden 316a können durch eine Trägerschicht 315 getragen werden.

In 15A können sich die Speicherelektroden 316a über jeweilige Wortleitungen 304a–b erstrecken. D. h., dass sich ein Oberflächenbereich des Substrats, der durch eine Speicherelektrode eingenommen ist, über einen Oberflächenbereich des Substrats, der durch die jeweilige Source-Region 306b eingenommen ist, und über einen Oberflächenbereich des Substrats, der durch die benachbarte Wortleitung, die ansonsten nicht verwendet wird, eingenommen ist, erstrecken, während eine Beabstandung hinsichtlich von Speicherelektroden, die bei einer anderen aktiven Region gebildet sind, beibehalten wird, um einen Oberflächenbereich der Speicherelektroden zu vergrößern. Speicherelektroden 316b können abwechselnd hin zu der Mitte einer aktiven Region verschoben sein, ohne einen Bereich der Speicherelektrode zu vergrößern, um eine Beabstandung hinsichtlich benachbarter Speicherelektroden von benachbarten aktiven Regionen beizubehalten, wie in 15B dargestellt ist. 15C stellt Speicherelektroden 316c, die Speicherstecker 312 direkt berühren, dar.

16A bis 16C stellen Anschlussflächenmasken für die Herstellung von Halbleiterspeichervorrichtungen gemäß ersten Ausführungsbeispielen der vorliegenden Erfindung dar.

Wie in 16A dargestellt ist, kann eine Maske 405a, die verwendet wird, um Drain-Anschlussflächen und Source-Anschlussflächen zu bilden, Wortleitungen 404 und Öffnungen 407a und 407a' aufweisen. Die Wortleitungen 404 weisen balkenförmige (z. B. rechtwinklige) Maskenbereiche, die Wortleitungsregionen des Substrats entsprechen, auf. Trennregionen entsprechen Vorrichtungstrennregionen zwischen aktiven Regionen des Substrats. Die Öffnungen 407a' sind vorgesehen, um Abschnitte von aktiven Regionen des Substrats zwischen Wortleitungen freizulegen.

Eine Anschlussflächenmaske 405b, die in 16B dargestellt ist, ist ein umgekehrtes Bild einer Maske zum Bilden einer aktiven Region. Da die Anschlussflächen maske 405b Öffnungen 407b und 407b' aufweist, die bei Abschnitten, die aktiven Regionen entsprechen, gebildet sind, können Regionen zwischen Wortleitungen 404 und den Wortleitungen freigelegt werden.

16C stellt eine Anschlussflächenmaske mit ersten (relativ großen) Öffnungen 470c' und zweiten (relativ kleinen) Öffnungen 407c bei Regionen dar, bei denen Drain-Anschlussflächen und Source-Anschlussflächen zu bilden sind. Die ersten Öffnungen 407c' definieren Kontaktlöcher zum Bilden von Drain-Anschlussflächen, und die zweiten Öffnungen 407c definieren Kontaktlöcher zum Bilden von Source-Anschlussflächen. Die ersten Öffnungen 407c' und die zweiten Öffnungen 407c können über jeweilige Wortleitungen teilweise vorgesehen sein.

Unter Verwendung von verschiedenen, im Vorhergehenden beschriebenen Anschlussflächenmasken können Drain-Anschlussflächen und Source-Anschlussflächen von ersten Ausführungsbeispielen der vorliegenden Erfindung gebildet werden. Da sich ein Abschnitt von jeder Drain-Anschlussfläche über eine Vorrichtungstrennregion erstreckt, weisen Öffnungen 407a', 407b' und 407c' der Anschlussflachenmasken verlängerte Abschnitte auf.

17A bis 17C stellen Anschlussflächenmasken für die Herstellung von Halbleiterspeichervorrichtungen gemäß zweiten Ausführungsbeispielen der vorliegenden Erfindung dar.

In 17A bis 17C dargestellte Anschlussflächenmasken weisen Formen ähnlich zu Formen der in jeweils den 16A bis 16C dargestellten Anschlussflächenmasken auf. Im Gegensatz zu den Anschlussflächenmasken von 16A bis 16C weisen die Anschlussflächenmasken von 17A bis 17C jedoch keine verlängerten Abschnitte für die Drain-Anschlussflächen auf. Positionen von Wortleitungen 504 und Öffnungen 507a', 507b' und 507c' von 17A bis 17C sind identisch zu denselben von Wortleitungen und Öffnungen von 16a bis 16C.

Vorteile von Halbleiterspeichervorrichtungen gemäß Ausführungsbeispielen der vorliegenden Erfindung können eine reduzierte Schreibzeit, einen vergrößerten Musterkorrekturspielraum und/oder ein reduziertes Überbrücken zwischen Speicherelementen von unterschiedlichen aktiven Regionen entlang einer Hauptachsenrichtung aufweisen.


Anspruch[de]
Halbleiterspeichervorrichtung mit:

einem Substrat (100; 200; 300), das eine Mehrzahl von rechteckigen aktiven Regionen (102a, 102b; 202a, 202b; 302) aufweist, wobei alle aktiven Regionen (102a, 102b; 202a, 202b; 302) eine gleiche Länge in einer Richtung einer ersten Achse und eine gleiche Breite in einer Richtung einer zur ersten Achse senkrechten zweiten Achse aufweisen, wobei die Länge größer als die Breite ist, wobei die Mehrzahl von aktiven Regionen (102a, 102b; 202a, 202b; 302) in einer Mehrzahl von Spalten von aktiven Regionen (102a, 102b; 202a, 202b; 302) in der Richtung der zweiten Achse vorgesehen ist, und wobei die aktiven Regionen (102a, 102b; 202a, 202b; 302) von benachbarten Spalten in der Richtung der zweiten Achse versetzt sind;

einer Feldtrennschicht (301) an dem Substrat (100; 200; 300), die die aktiven Regionen (102a, 102b; 202a, 202b; 302) des Substrats (100; 200; 300) umgibt;

einer Mehrzahl von Paaren von Wortleitungen (104; 204; 304; 404; 504) an dem Substrat (100; 200; 300), wobei jedes Paar von Wortleitungen (104; 204; 304; 404; 504) aktive Regionen (102a, 102b; 202a, 202b; 302) einer jeweiligen Spalte von aktiven Regionen (102a, 102b; 202a, 202b; 302) kreuzt, wobei jedes Paar von Wortleitungen (104; 204; 304; 404; 504) erste und zweite Source-Abschnitte von jeder aktiven Region (102a, 102b; 202a, 202b; 302) der jeweiligen Spalte an gegenüberliegenden Seiten des Paars von Wortleitungen (104; 204; 304; 404; 504) und einen Drain-Abschnitt von jeder aktiven Region (102a, 102b; 202a, 202b; 302) der Spalte zwischen dem Paar von Wortleitungen (104; 204; 304; 404; 504) definiert;

einer Mehrzahl von Bitleitungen (110; 210; 310) an dem Substrat (100; 200; 300), wobei jede der Mehrzahl von Bitleitungen (110; 210; 310) die Mehrzahl von Paaren von Wortleitungen (104; 204; 304; 404; 504) kreuzt, und wobei jede Bitleitung (110; 210; 310) mit einem Drain-Abschnitt einer jeweiligen aktiven Region von jeder Spalte von aktiven Regionen (102a, 102b; 202a, 202b; 302) gekoppelt ist; und

einer Mehrzahl von Speicherelementen (116), wobei jedes Speicherelement (116) mit einem jeweiligen Source-Abschnitt einer aktiven Region (102a, 102b; 202a, 202b; 302) gekoppelt ist.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der benachbarte aktive Regionen (102a, 102b; 202a, 202b; 302) in einer Spalte in der Richtung der zweiten Achse um einen Abstand von der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) getrennt sind. Halbleiterspeichervorrichtung nach Anspruch 2, bei der aktive Regionen (102a, 102b; 202a, 202b; 302) von benachbarten Spalten in der Richtung der zweiten Achse um einen Abstand von der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) versetzt sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die aktiven Regionen (102a, 102b; 202a, 202b; 302) von benachbarten Spalten in der Richtung der zweiten Achse um einen Abstand von kleiner als das Doppelte der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) versetzt sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der aktive Regionen (102a, 102b; 202a, 202b; 302) von benachbarten Spalten in der Richtung der zweiten Achse um einen Abstand von mindestens der Hälfte der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) versetzt sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der benachbarte Spalten von aktiven Regionen (102a, 102b; 202a, 202b; 302) in der Richtung der ersten Achse um einen Abstand von der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) getrennt sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Länge einer aktiven Region (102a, 102b; 202a, 202b; 302) fünfmal größer als die Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) ist. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Enden von den aktiven Regionen (102a, 102b; 202a, 202b; 302) in einer Spalte von aktiven Regionen (102a, 102b; 202a, 202b; 302) in der Richtung der ersten Achse aneinander ausgerichtet sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jede Wortleitung (104; 204; 304; 404; 504) der Paare von Wortleitungen (104; 204; 304; 404; 504) eine Breite gleich der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) aufweist. Halbleiterspeichervorrichtung nach Anspruch 1, bei der Wortleitungen (104; 204; 304; 404; 504) eines Paars von Wortleitungen (104; 204; 304; 404; 504) durch einen Abstand von der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) getrennt sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der sowohl der erste als auch der zweite Source-Abschnitt einer aktiven Region (102a, 102b; 202a, 202b; 302) eine Länge in der Richtung der ersten Achse gleich zu der Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) aufweisen. Halbleiterspeichervorrichtung nach Anspruch 1, bei der ein Abschnitt von jeder Bitleitung (110) zwischen zwei benachbarten aktiven Regionen (102a, 102b) einer Spalte und parallel zu diesen zwei benachbarten aktiven Regionen (102a, 102b) angeordnet ist. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jede Bitleitung (110) in jeder Spalte zwischen dem Drain-Abschnitt einer aktiven Region (102a, 102b) und dem Drain-Abschnitt einer zu dieser aktiven Region (102a, 102b) benachbarten aktiven Region (102a, 102b) angeordnet ist. Halbleiterspeichervorrichtung nach Anspruch 1, mit ferner:

einer Drain-Anschlussfläche (106d; 206d; 306d), die zwischen eine der Bitleitungen (110; 210; 310) und einen Drain-Abschnitt einer jeweiligen der aktiven Regionen (102a, 102b; 202a, 202b; 302) elektrisch gekoppelt ist, wobei ein Abschnitt der Drain-Anschlussfläche in einer Richtung senkrecht zu dem Substrat (100; 200; 300) zwischen der Bitleitung (110; 210; 310) und der Feldtrennschicht (301) ausgebildet ist.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der jede Bitleitung (210) Drain-Abschnitte von aktiven Regionen (202a, 202b) von benachbarten Spalten in unterschiedlichen Richtungen kreuzt. Halbleiterspeichervorrichtung nach Anspruch 15, bei der die unterschiedlichen Richtungen der Bitleitungen (210) zu den Richtungen der ersten Achse und der zweiten Achse nicht parallel sind. Halbleiterspeichervorrichtung nach Anspruch 1, bei der Speicherelemente (116) von benachbarten aktiven Regionen (102a, 102b; 202a, 202b; 302) in einer Spalte um mindestens die Breite einer aktiven Region (102a, 102b; 202a, 202b; 302) beabstandet sind.






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