In den letzten Jahren wurde der CMOS (complementary metaloxide semiconductor)
Prozess immer wieder abwärts skaliert bis zur heutigen Submicron oder Deep
Submicron Technologie. Durch diese Fortschritte wurde es erst möglich, beispielsweise
externe diskrete Leistungstransistoren sowie große Schalttransistoren, on-chip,
also direkt auf ein Trägermaterial kostengünstig zu integrieren.
Ein Integrierter Schalttransistor (Switch) oder ein Ausgangstreiber
kann je nach Anforderung aus einem PMOS oder NMOS Transistor, oder aus einer Kombination
aus beiden ausgebildet werden. Um die gewünschte elektrische Performance zu
erreichen, werden diese PMOS und NMOS Transistoren über ihre geometrischen
Parameter, die Transistorweite und Transistorlänge dimensioniert. Um heutigen
Anforderungen zu entsprechen, kann es ohne weiteres sein das die Transistoren je
nach Einsatzbereich eine Transistorweite von einigen hunderttausend Mikrometern
aufweisen können.
Für Standard CMOS und BiCMOS Bauelemente sind zwei Layoutstrukturen
bekannt, mit denen große Transistorweiten realisiert werden können: das
Finger-layout und das so genannte Waffellayout.
Beim Fingerlayout wird ein Transistor, PMOS oder NMOS, mit einer großen
Weite in mehrere kleinere parallel geschaltete Transistorenstreifen aufgeteilt.
Die Summe der parallel geschalteten Devices ergibt wieder die ursprüngliche
Gesamtweite. Nachteilig ist hier, dass sich bei der Parallelschaltung der einzelnen
Transistoren nicht nur die Weite sondern auch die Drainfläche und damit auch
die Drain/Junction Kapazität addiert. Hinzu kommt, dass durch die streifenförmige
Anordnung im Ersatzschaltbild ein RC Netzwerk entsteht, das beim Einschalten des
Transistors eine Verzögerung bewirkt. Bei schnellem Spannungsanstieg Vgs beginnt
der gesamte Strom daher ungleichmäßig über einzelne Devices abzufließen,
was zu einer Überlastung dieser Strukturen und schließlich einer Zerstörung
des gesamten Transistors führt.
Das Waffellayout ist aus einer Anzahl von horizontalen und vertikalen
Polysilizium-Leitungen aufgebaut, die ein Gitter bilden, in dessen Zwischenräumen
die Source und Drain Regionen definiert sind. Die Polysilizium-Leitungen stellen
den Anschluss des Gates dar. Die Bereiche der Polysilizium Kreuzungen zählen
nicht zur effektiven Transistorweite.
Eine solche Waffelstruktur ist symmetrisch und weist gleiche Längen
für den Abstand DGS zwischen Source und Gate und den Abstand DGD
zwischen Drain und Gate auf. Dies kann dazu führen, dass entweder einer dieser
Abstände größer als erforderlich oder der andere Abstand zu gering
ist, was sich einmal in einer höheren Grundfläche und in anderen Fall
in einer geringeren ESD (= Electrostatic Discharge) Festigkeit äußert.
Aufgabe der vorliegenden Erfindung ist es ein MOS Transistor Layout
anzugeben, das bei minimiertem Flächenbedarf auf eine gewünschte Transistorweite
erweiterbar ist.
Diese Aufgabe wird mit einem MOS Transistor mit den Merkmalen von
Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
Es wird ein in Basiszellen aufgeteilter MOS Transistor vorgeschlagen,
der sich durch Parallelschaltung einer gewünschten Anzahl von Basiszellen beliebig
in seiner Transistorweite einstellen lässt. Die gleich ausgebildeten Basiszellen
umfassen je ein zentrales Draingebiet und ein um das Draingebiet ringförmig
geschlossenes Gate. Das Sourcegebiet ist außerhalb des Gates angeordnet. Auf
diese Weise gelingt ein modularer Aufbau des Transistors.
Drain- und Sourcegebiet sind im Substrat als dotierte Gebiete eines
ersten Leitfähigkeitstyps ausgebildet. Das Gate kann über undotiertem
Substrat oder über einem mit einem Dotierstoff vom zweiten Leitfähigkeitstyp
dotierten Gebiet ausgebildet sein. Drain- und Sourcegebiete sind je mit einem hochdotierten
Drain- bzw. Sourcekontakt versehen.
Die Größe des Draingebiets kann minimal gewählt werden.
Dies hat den Vorteil, dass die Drainkapazität, die beim Einschalten des Transistors
geladen werden muss, minimal bleibt. Dadurch ist eine hohe Schaltgeschwindigkeit
bzw. eine hohe Schaltfrequenz für den Transistor möglich. Die Abstände
DGS zwischen Sourcekontakt und Gate und DGD zwischen Drainkontakt
und Gate können unabhängig voneinander gewählt und so unabhängig
voneinander optimiert werden. Damit wird ein MOS Transistor erhalten, der bei genau
einstellbaren elektrischen Eigenschaften in seiner Grundfläche minimiert ist.
Das Verhältnis „W /area" (Transistorweite zur benötigten Layoutfläche)
kann, verglichen mit dem Fingerlayout, um 40% und, verglichen mit dem Wafffellayout,
bei gleichem Abstand DGD (Gate zu Drainkontakt) um zirka 30% verringert
werden.
Die Weite der einzelnen Transistor Basiszelle ist allein durch die
Struktur bzw. Form des Gates vorgegeben.
Vorteilhaft hat jede der Basiszellen eine quadratische Grundfläche.
Je zwei benachbarte Basiszellen weisen dann eine gemeinsame Seitenkante auf, wobei
die Sourcegebiete dieser zwei und möglicher weiterer Basiszellen so verbunden
sind, dass diesen Sourcegebieten zugeordnete und nahe oder entlang
dieser Seitenkante angeordnete Sourcekontakte beiden Basiszellen gemeinsam angehören
und daher von beiden Sources gemeinsam genutzt werden. Die gleichen Seitenlängen
bei quadratischer Grundfläche der Basiszellen ermöglichen eine beliebige
Erweiterbarkeit durch Aneinanderreihung von Basiszellen in zwei Richtungen, so dass
sich aus entsprechend zusammengefügten Basiszellen Anordnungen mit nahezu beliebig
geformter Gesamtfläche arrangieren lassen. Alle Basiszellen des Transistors
sind elektrisch miteinander verschaltet. Wegen der gemeinsam genutzten Sourcekontakte
benötigt die gesamte derart miteinander verbundene Transistoranordnung weniger
Grundfläche als es der Summe der Grundflächen einer entsprechenden Anzahl
unverbundener Basiszellen entspräche.
Mit dem derart in Basiszellen aufgeteilten Transistor ist es nicht
nur möglich, rechteckige oder quadratische Transistor Arrays zu layouten, sondern
es können praktisch Flächen in jeder Form mit einem Array gefüllt
werden, bis die gewünschte Transistorweite erreicht ist.
Möglich ist jedoch auch, die Basiszelle mit einer Grundfläche
zu realisieren, die einem anderen regelmäßigen Polygon, z.B. einem Sechseck
entspricht. Auch diese Polygone lassen sich in dichter Packung so anordnen, dass
eine Transistoranordnung ohne Zwischenräume zwischen den Basiszellen entsteht.
Eine gleichmäßige Anordnung mit gleich bleibenden Abständen
DGS und DGD kann erhalten werden, wenn das ringförmig
geschlossenes Gate bei gleich bleibender Breite eine regelmäßige Fläche
einschließt und eine an die z.B. quadratische Basiszelle angepasste Form mit
demgegenüber höherer oder niedrigerer Symmetrie aufweist.
Vorteilhaft umfasst das Gate eine über einem Gateoxid angeordnete
Polysiliziumstruktur, die geometrisch einer Kreislinie oder einem geradzahligen
Polygon mit zumindest zweizähniger Symmetrie bezüglich einer vertikal
auf dem Polygon stehenden Symmetrieachse folgt. Neben dem kreisförmigen Gate
ist eine achteckiges (oktogonales) Gate besonders bevorzugt. Vier erste Kanten des
Oktogons können dann parallel zu den Kanten der quadratischen Basiszelle ausgerichtet
werden, während die vier zweiten Kanten die Ecken der Basiszelle „abschneiden".
Der Abstand der ersten Kanten der oktogonalen Polysiliziumstruktur zur Kante der
Basiszelle ist so gewählt, dass dazwischen die Sourcekontakte Platz finden
und ein ausreichender Abstand DGS gewährleist bleibt. Die Sourcekontakte
können dann entlang der ersten Kanten angeordnet werden. Dabei kann die Länge
der zweiten Kanten von der Länge der ersten Kanten abweichen und größer
oder kleiner sein. Ein geeignet eingestelltes Verhältnis zwischen den Längen
der ersten und zweiten Kanten ermöglicht es daher, in jeder Basiszelle eine
maximale Anzahl von Sourcekontakten zu anzuordnen.
In den von den zweiten Kanten abgeschnittenen Ecken der Basiszellen
ist dann Raum für Kontakte zu anderen als den Source-Gebieten. Es können
in diesen Ecken z.B. Kontakte zum Substrat oder Durchkontaktierungen vom Gate bzw.
der Polysiliziumstruktur zu einer darüber angeordneten und elektrisch leitend
mit dieser verbundenen Metallisierungsstruktur angeordnet werden.
So kann eine erste strukturierte Metallisierungsebene über der
Polysiliziumstruktur vorgesehen sein, die je Basiszelle eine Metallisierungsstruktur
zum Verstärken der Leitfähigkeit des Gates umfasst. Diese Metallisierungsstruktur
verläuft vorteilhaft je Basiszelle innerhalb des Gates und parallel zu diesem.
Ein Überlapp mit dem Gate wird so weit wie möglich vermieden, damit es
durch das Metall dieser mit dem Gate verbundenen Metallisierungsstruktur nicht zu
einer Degeneration des Gateoxids kommt. Im Bereich zweier einander gegenüberliegender
Ecken jeder Basiszelle ist die Metallisierungsstruktur über Durchkontaktierungen
mit der Polysiliziumstruktur verbunden.
Im Transistor können je Basiszelle in der ersten strukturierten
Metallisierungsebene zwei weitere galvanisch getrennte Metallisierungsstrukturen
vorgesehen sind, die über Durchkontaktierungen jeweils mit der Source oder
der Drain verbunden sind.
Die Durchkontaktierungen sind in eine zwischen Substrat und Metallisierungsebene
oder zwischen zwei Metallisierungsebenen angeordnete Dielektrikumsschicht strukturierte
Löcher, die mit einem leitfähigen Material gefüllt sind, z.B. mit
Wolfram.
Die Polysiliziumstruktur kann an zwei einander gegenüber liegenden
Ecken jeder Basiszelle diagonale Ausläufer aufweisen, über die sie mit
der Polysiliziumstruktur zumindest einer benachbarten Basiszelle verbunden ist.
Damit gelingt eine einfache modulare Verschaltung der Polysiliziumstrukturen aller
Basiszellen und es kann zusammen mit der damit verbundenen Metallisierungsstruktur,
im folgenden auch Gatemetallisierung genannt, ein niederohmiges Gate bzw. ein MOS
Transistor mit niedrigem Einschaltwiderstand RON realisiert werden. Die
Durchkontaktierung von der Polysiliziumstruktur zur Gatemetallisierung darüber
ist vorzugsweise über diesem Ausläufer angeordnet und bei diagonal benachbarten
Basiszellen mittig zwischen deren Gates positioniert.
Der niederohmige Anschluss von Source und Drain kann verbessert werden,
wenn in der ersten strukturierten Metallisierungsebene zwei weitere galvanisch
getrennte Metallisierungsstrukturen, im folgenden Source- und Drainmetallisierung
genannt, vorgesehen sind, die über Durchkontaktierungen jeweils mit der Source
oder der Drain verbunden sind.
Der Substratkontakt kann als hochdotiertes Gebiet in einer oder beiden
Ecken der quadratischen Basiszelle angeordnet sein, die nicht von einem der genannten
Ausläufer der Polysiliziumstruktur belegt sind. Dort ist entsprechend eine
hohe Substratdotierung vorgesehen, die im Kontakt zum Substrat steht. In einer Ausführung
kann der Substratkontakt an dieselbe Metallisierungsstruktur wie der Sourcekontakt
angeschlossen werden, so dass Source und Substrat mit dem gleichen Potential beaufschlagt
werden können.
Es können alle elektrisch kontaktierbaren Elemente in der ersten
Metallisierungsebene eine Entsprechung in Form einer oder mehrerer mit dem jeweiligen
Element verbundenen Metallisierungsstrukturen finden. Über Durchkontaktierungen
können diese mit weiteren Metallisierungsstrukturen in darüber angeordneten
weiteren Metallisierungsebenen verbunden sein. Es ist aber auch möglich, die
Metallisierungsstrukturen für unterschiedlicher Elemente der Basiszellen in
unterschiedlichen Metallisierungsebenen anzuordnen.
In einer Variante ist zumindest eine zweite strukturierte Metallisierungsebene
vorgesehen, die sich zusammenhängend und großflächig über alle
Basiszellen des Transistors erstreckt, die Sourcemetallisierung darstellt und über
Durchkontaktierungen und gegebenenfalls weitere dazwischen angeordnete Metallisierungsstrukturen
mit den Sources aller Basiszellen verbunden ist.
In einer weiteren Variante ist entsprechend eine dritte strukturierte
Metallisierungsebene vorgesehen, die sich zusammenhängend und großflächig
über alle Basiszellen des Transistors erstreckt, die Drainmetallisierung darstellt
und über Durchkontaktierungen und gegebenenfalls weitere dazwischen angeordnete
Metallisierungsstrukturen mit den Drains aller Basiszellen verbunden ist.
Neben dem beschrieben MOS Transistor mit je Basiszelle zentralem Draingebiet
ist es natürlich auch möglich, die Funktionalität von Source und
Drain zu vertauschen und dabei gegebenenfalls Geometrien und insbesondere die Abstände
DGS und DGD anzupassen. Wegen der dadurch erhöhten ESD
Sicherheit kann es vorteilhaft sein, die Entfernung DGD größer
als DGS zu wählen. Ein solcher ebenfalls erfindungsgemäßer
Transistor weist dann je Basiszelle ein zentrales Sourcegebiet und ein außerhalb
des ringförmig geschlossenen Gates ein Draingebiet auf.
Der Transistor kann in einer Ausführung in einem IC auf einem
kristallinen Si Substrat realisiert sein, in dessen Oberfläche weitere vom
FET Transistor unterschiedliche Bauelemente realisiert sind. Die Basiszellen des
Transistors können dann so angeordnet sein, dass sie die Lücken zwischen
den weiteren Bauelementen in dichter Packung auffüllen. Mit dem modularen Aufbau
der Transistoranordnung ist eine geometrische Anpassung an layout-bedingt beliebig
geformte Lücken zwischen andern Bauelementen problemlos möglich. Damit
kann beim IC zusätzlich Substratfläche eingespart und das Bauelement kleiner
als mit bekannten Transistoren hergestellt werden.
Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen
und der dazugehörigen 1 bis 12
näher erläutert. Die Figuren sind schematisch und dienen nur der Veranschaulichung
der Erfindung. Sie sind nicht maßstabsgetreu, so dass ihnen keine relativen
oder absoluten Größenangaben zu entnehmen sind.
1 zeigt beispielhaft einen Transistor mit Fingerlayout,
2 zeigt ein Ersatzschaltbild dieses Transistors mit
Fingerlayout,
3 zeigt schematisch eine Transistoranordnung mit Waffellayout,
4 zeigt schematisch eine Basiszelle eines erfindungsgemäßen
Transistors,
5 zeigt die Basiszelle mit Durchkontaktierungen und
einer ersten Metallisierungsebene,
6 zeigt eine Variation der ersten Metallisierungsebene
eines erfindungsgemäßen Transistors,
7 zeigt vier Basiszellen einer Transistoranordnung,
8 zeigt grobschematisch eine Anordnung von zwölf
Basiszellen einer Transistoranordnung,
9 zeigt eine beispielhafte erste Metallisierungsebene
für eine Transistoranordnung,
10 zeigt beispielhaft eine zweite Metallisierungsebene
für eine Transistoranordnung,
11 zeigt den Flächenbedarf erfindungsgemäßer
Transistoranordnungen im Vergleich zu bekannten Transistoranordnungen mit Fingerlayout,
12 verdeutlicht die Flächeneinsparung erfindungsgemäßer
aus Basiszellen zusammengesetzter Transistoranordnungen.
1 zeigt schematisch einen Transistor mit großer
Weite W im bekannten Fingerlayout. Dieses Layout besteht aus einer beliebigen Anzahl
von Transistorelementen, die parallel zur Weite W des Transistors nebeneinander
angeordnet sind. Jedes Transistorelement weist eine Source S und Drain D auf, die
in einem Abstand Dgd beziehungsweise Dgs zum Gate angeordnet
sind. Aufgrund der unterschiedlichen Erfordernisse sind beide Abstände unterschiedlich.
Das Fingerlayout kann zwei Streifen umfassen, die um zentrale Drain-Kontakte DK
gespiegelt sind. Als Gate dient eine Polysiliziumstruktur PS. Parallel zu der Transistoranordnung
sind Substratkontakte SK vorgesehen, die ebenfalls streifenförmig neben dem
Fingerlayout angeordnet sind.
2 zeigt ein Ersatzschaltbild für vier solcher
Transistorelemente M1 bis M4. Jedes Element weist eine Kombination aus Gate-Widerstand
RG und Gate-Kapazität auf, die zusammen ein RC-Netzwerk bilden,
welches eine Verzögerung beim Einschalten des Transistors bewirkt. Steigt die
Spannung Vgs schnell an, so wird der Bereich des ersten Transistorelements M1 aktiv
und die Lastkapazität beginnt sich über M1 zu entladen, bevor die übrigen
Transistorelemente M2 bis M4 noch eingeschaltet sind. Bei hoher anliegender Spannung
fließt der gesamte Strom durch M1, wobei dieses erste Transistorelement und
damit die gesamte Transistoranordnung zerstört werden kann.
3 zeigt schematisch einen Transistor mit Waffelstruktur,
bei dem eine Polysiliziumstruktur PS als Gate in Form eines Gitters angeordnet sind.
Zwischen dem durch die Polysiliziumstruktur gebildeten Gitter sind Source-Gebiete
S und Drain-Gebiete D alternierend angeordnet. Die Polysiliziumstruktur wird über
Polysiliziumkontakte PSK kontaktiert. Ein Substratkontakt SBK ist entlang der Seitenkanten
der Anordnung angeordnet. Die Source-Gebiete sind ebenso wie die Drain-Gebiete durch
schräg verlaufende Metallisierungen in einer darüber liegenden Metallisierungsebene
miteinander verbunden. Aufgrund des symmetrischen Aufbaus, bei dem sowohl Drain
als auch Source den gleichen Abstand zum Gate aufweisen, hat dieses Waffellayout
immer eine entweder zu kleine Entfernung Dgd oder eine zu große
Distanz Dgs. Im ersten Fall ergibt sich eine geringere ESD-Festigkeit
aufgrund des verringerten Drain-Gate-Abstands oder im zweiten Fall ein erhöhter
Platzbedarf wegen des Source-Gate-Abstands, der größer als erforderlich
ist.
4 zeigt schematisch eine Basiszelle gemäß
der Erfindung. Diese zeichnet sich aus durch eine konzentrische Anordnung mit zentral
gelegenem Drain-Gebiet D, ein dieses Drain-Gebiet umschließendes Gate mit einer
ringförmig geschlossenen Polysiliziumstruktur PS sowie ein außerhalb der
Polysiliziumstruktur PS angeordnetem Source-Gebiet S. Neben der beispielhaft dargestellten
oktogonalen Polysiliziumstruktur PS sind in der Figur auch als alternative Ausgestaltung
tetragonale Polysiliziumstrukturen PS' (gestrichelt) und runde Polysiliziumstrukturen
PS'' (gepunktete) Linie dargestellt. Source-Gebiet S und Drain-Gebiet D sind im
Substrat durch ein dotiertes Gebiet entsprechender Abmessung ausgebildet. Unterhalb
der Polysiliziumstruktur PS befindet sich das Gateoxid und darunter das Kanalgebiet
mit demgegenüber entgegen gesetzter Dotierung beziehungsweise mit Substratdotierung.
Source-Gebiet S, Polysiliziumstruktur PS und Drain-Gebiet D sind über entsprechende
Kontakte (in der Figur nicht dargestellt) mit darüber angeordneten Metallisierungsebenen
verbunden, über die der elektrische Anschluss der Basiszelle erfolgt.
Das Drain-Gebiet hat eine für einen ausreichenden Gate-Drain-Abstand
geeignete Größe, die dann auch die Größe des des Drain-Gebiet
umgebenden Polysiliziumstruktur PS bestimmt. Der wesentlich geringere Gate-Source-Abstand
wird durch nahe der Polysiliziumstruktur im Source-Gebiet S angeordnete Source-Kontakte
realisiert.
5 zeigt die in 4 dargestellte
Basiszelle mit einer beispielhaften zusätzlich eingezeichneten ersten Metallisierungsebene
und den zugehörigen Durchkontaktierungen. Ein oder mehrere möglichst zentral
angeordnete Drain-Kontakte DK verbinden das Drain-Gebiet D mit einer Drain-Metallisierung
DM in einer darüber angeordneten Metallisierungsebene, beispielsweise in der
Metall-1-Ebene. Über Source-Kontakte SK, die (möglichst) symmetrisch zu
den Drain-Kontakten angeordnet sind, ist das Source-Gebiet S mit einer Source-Metallisierung
SM verbunden, die ebenfalls in der M1-Metallisierungsebene angeordnet sein kann.
Die Polysiliziumstruktur PS einer jeden Basiszelle weist Ausläufer PSA auf,
beispielsweise zwei Ausläufer, die hin zu zwei diagonal gegenüberstehenden
Ecken der Basiszelle geführt sind. Im Bereich der Ecken der Basiszelle sind
die Polysiliziumkontakte PSK angeordnet, die die Polysiliziumstruktur PS mit einer
darüber liegenden Gatemetallisierung in einer ersten oder einer höheren
Metallisierungsebene verbinden.
6 zeigt die in 5 dargestellte
Anordnung, bei der zusätzlich noch die Gate-Metallisierung GM dargestellt ist.
Diese ist eine Metallisierungsstruktur in einer Metallisierungsebene M, die über
die Polysiliziumkontakte PSK mit der Polysiliziumstruktur PS verbunden ist. Weiter
sind in 6 Substratkontakte SBK dargestellt, die innerhalb
des Source-Gebiets als Zonen hoher Dotierung mit Substratdotierung realisiert sind.
Die Substratkontakte können über entsprechende Durchkontaktierungen zur
Source-Metallisierung SM geführt werden, die üblicherweise
auf dem gleichen Potenzial wie das Substrat liegt. Die übrigen Elemente sind
wie bereits in 5 dargestellt ausgebildet.
7 zeigt vier nebeneinander angeordnete Basiszellen,
die den Ausschnitt einer größeren Transistoranordnung bilden können.
Mit gestrichelter Linie dargestellt ist die Polysiliziumstruktur PS, die über
Polysiliziumkontakte PSK zu einer (nicht dargestellten) Gate-Metallisierung in einer
darüber oder darunter liegenden Metallisierungsebene führt.
Ebenfalls dargestellt sind Drain-Kontakte DK, die zu einer Drain-Metallisierung
DM in einer Metallisierungsebene führen. Im Abstand zur Drain-Metallisierung
DM und galvanisch von dieser getrennt ist die Source-Metallisierung SM angeordnet,
die mit Ausnahme der Polysiliziumkontakte PSK die übrige Oberfläche dieser
dargestellten Metallisierungsebene einnimmt. Die Substratkontakte SEK können
wieder auf die Source-Metallisierung SM geführt und mit dieser auf gleiches
Potenzial gelegt werden.
Die Durchkontaktierungen zu den Metallisierungsebenen können
punktförmig und gut verteilt angeordnet sein. Möglich ist es auch, die
Durchkontaktierungen großflächiger zu gestalten.
8 zeigt schematisch eine Anordnung von Basiszellen,
aus der die geometrische Ausgestaltung der Polysiliziumstruktur sowie die Anordnung
von Substratkontakten SBK und Polysilizium PSK deutlich wird. Neben der ringförmig
geschlossenen hier oktogonal dargestellten Polysiliziumstruktur PS sind entlang
jeweils einer Diagonale der Basiszellen Ausläufer PSA (der Polysiliziumstruktur)
dargestellt. Es existieren hier zwei Typen von unterschiedlich orientierten Basiszellen,
in denen die Polysiliziumstruktur beziehungsweise deren Ausläufer PSA gegeneinander
um 90 Grad verdreht angeordnet sind. Auf diese Weise ist es möglich, die in
8 dargestellte Anordnung zu erzielen, bei denen im
Mittelpunkt von je vier Basiszellen entweder ein Substratkontakt SEK oder ein Polysiliziumkontakt
PSK angeordnet ist, wobei sich diese unterschiedlichen Kontakte in der gesamten
Transistoranordnung alternierend wiederholen. Es kann so ein hochsymmetrische Anordnung
realisiert werden, die über eine ausreichende Anzahl von Durchkontaktierungen
zu einer Metallisierungsebene niederohmig angeschlossen werden können. Die
Polysilizium-Strukturen sind hier in der Figur nur als Linien angedeutet, haben
natürlich aber in Realität eine endliche Breite, die der einstellbaren
Kanallänge des Transistors entspricht.
Es sind beliebige Variationen von Metallisierungsebenen für die
Transistoranordnung möglich. Möglich ist es beispielsweise, eine erste
Metallisierungsebene ausschließlich für die Gate-Metallisierung vorzusehen.
Weiterhin ist es möglich, in einer Metallisierungsebene Metallisierungsstrukturen
für sämtliche anzuschließende Elemente vorzusehen, wie es beispielsweise
in 9 dargestellt ist. Die dargestellte Metallisierungsebene
weist eine Drain-Metallisierung DM auf, die zentral über dem Drain-Gebiet angeordnet
ist. Die Gate-Metallisierung GM verläuft parallel zum Gate aber vorzugsweise
so, dass sie versetzt zum Gate und in die Ebene projiziert versetzt zu diesem vorzugsweise
innerhalb der geschlossenen Polysiliziumstruktur angeordnet ist. Ringförmige
Gate-Metallisierungen sind ebenfalls über diagonal angeordnete Ausläufer
miteinander vernetzt. In den von der vernetzten Gate-Metallisierung freien Zwischenräumen
ist die Source-Metallisierung SM angeordnet, für die hier aus diesem Grund
nur eine Vielzahl von großflächigen in dieser Metallisierungsebene jedoch
nicht miteinander verbundenen Metallisierungsstrukturen verbleibt. Die Vielzahl
von Source-Metallisierungen SM werden über eine weitere Metallisierungsebene,
mit der sie über Durchkontaktierungen (in der Figur nicht dargestellt) verbunden
sind, auf ein gemeinsames Potenzial gelegt und insgesamt niederohmig angeschlossen.
Unterhalb dieser Metallisierungsebene kann eine weitere ausschließlich für
die Gatemetallisierung vorgesehen sein. Dadurch lässt sich der Gatewiderstand
weiter verringern.
10 zeigt eine Metallisierungsebene, in der Source-Metallisierung
SM und Drain-Metallisierung DM galvanisch voneinander getrennt angeordnet sind.
In einer tieferen nicht dargestellten Metallisierungsebene ist dabei eine Gate-Metallisierung
GM ähnlich wie in 9 vorgesehen. Die in
10 dargestellte Anordnung zeichnet sich durch einen
niedrigen Einschaltwiderstand Ron der Transistoranordnung aus. Ebenso
weist sie einen niederohmigen und großflächigen Interconnect auf, der
hier durch die großflächige Source-Metallisierung SM realisiert ist.
Bei Metallisierungsebenen mit großflächigen Metallisierungen
ist es von Vorteil, wenn letztere regelmäßige Durchbrechungen aufweisen.
Über diese bleiben die beiderseits (darüber und darunter) angeordneten
dielektrischen Schichten in mechanischer Verbindung, was die Stabilität des
mehrschichtigen Aufbaus gewährleistet und das Ablösen von Metallisierungen
z.B. bei thermischer Verformung erschwert. Für großflächige Metallisierungen
ist z.B. eine Gitterstruktur vorteilhaft, deren Knoten über den Draingebieten
liegen und die über den Ecken der Basiszellen die genannten Durchbrechungen
aufweisen.
Möglich ist auch, zwei Metallisierungsebenen mit gleicher oder
ähnlicher Struktur übereinander anzuordnen und über eine ausreichende
Anzahl von Durchkontaktierungen miteinander zu verbinden. Allein
dadurch gelingt bereits eine erhebliche Reduzierung der Ohm'schen Widerstände,
wie es mit einer einzelnen Metallisierungsebene dieser Struktur allein nicht möglich
wäre.
Neben den in den 7 bis 10
dargestellten regelmäßigen Anordnungen von Basiszellen, mit denen beispielsweise
großflächige rechteckige Transistoranordnungen realisiert werden können,
besteht noch die Möglichkeit, die Transistoranordnung unsymmetrisch und unregelmäßig
zu erweitern. 11 zeigt beispielsweise zwei erfindungsgemäße
Transistoranordnungen TA, die aus Basiszellen zusammengesetzt sind und die beide
die gleiche Transistorweite W aufweisen. Weiterhin sind in 11
noch drei Transistoranordnungen mit Fingerlayout FA eingezeichnet, die ebenfalls
die gleiche Transistorweite wie die erfindungsgemäßen Transistoranordnungen
TA aufweisen.
Aus der 11 ergibt sich klar die große
Variabilität bezüglich der geometrischen Anordnung und damit der Möglichkeit,
eine beliebige Fläche mit der Transistoranordnung zu belegen. Während
ein Transistor mit Fingerlayout FA an eine regelmäßige Struktur gebunden
ist und sich üblicherweise nur symmetrisch erweitern lässt, ist demgegenüber
die erfindungsgemäße Transistoranordnung TA beliebig variierbar. Zudem
weist sie ein um circa 40 Prozent besseres Verhältnis der Transistorfläche
zur Weite des Transistors auf. Bei gleicher Weite belegen sie daher eine um 40 Prozent
geringere Oberfläche im Transistor. Zusammen mit der variablen Ausnutzung von
freien Substratoberflächen ergibt sich dadurch eine weitere Miniaturisierungsmöglichkeit
gegenüber bekannten Transistoranordnungen.
12 zeigt noch einmal im Größenvergleich eine
erfindungsgemäße Transistoranordnung TA und einen Transistor mit bekannter
Fingeranordnung FA. Beide Zellen haben den gleichen Drain-Gate-Abstand Dgd.
Eine quadratische Basiszelle gemäß der Erfindung kann beispielsweise mit
einer Layoutfläche von 9,2 × 9,2 &mgr;m realisiert werden, führt
aber zu einem Transistor einer Weite W von 25 &mgr;m. In 12
ist eine erfindungsgemäße Transistoranordnung TA mit vier Basiszellen
dargestellt, die alle die gleiche Weite von je 25 &mgr;m aufweisen und dabei in
der Gesamtweite der Transistoranordnung FA mit Fingerstruktur entsprechen, die eine
Gesamtweite von 100 &mgr;m aufweist. Es zeigt sich der Flächengewinn, der
mit der aus Basiszellen erfindungsgemäß zusammengesetzten Transistoranordnung
gegenüber bekannten Transistoranordnungen mit Finger- oder Waffelstruktur erreicht
werden kann.
Die Außenanschlüsse der erfindungsgemäßen Transistoranordnung
können zentral angeordnet sein (Pad over active) oder an einem seitlichen Rand
der Anordnung.
Die Erfindung wurde nur anhand weniger Ausführungsbeispiele dargestellt,
ist aber nicht auf diese begrenzt. Variationsmöglichkeiten ergeben sich insbesondere
in Bezug auf die Anzahl und Struktur der über der Transistoranordnung platzierten
Metallisierungsebenen, die Kombination von Metallisierungsstrukturen in einer Metallisierungsebene
miteinander kombiniert oder auf getrennte Metallisierungsebenen aufgeteilt sind,
und die Lage der Durchkontaktierungen von Source- und Drain-Gebieten hin zu den
Metallisierungsebenen und zwischen unterschiedlichen Metallisierungsebenen. Über
eine höhere Anzahl zueinander parallel geschalteter Metallisierungsstrukturen
für jeden Typ anzuschließender Transistorstrukturen kann der jeweilige
Anschlusswiderstand reduziert werden. Über einen niedrigen Gate-Widerstand
beziehungsweise einen niedrigen Widerstand der mit den Polysilizium verbundenen
Gate-Metallisierungen wird ein schnelles Einschalten möglich. Über einen
niedrigen Widerstand von Source- und Drain-Metallisierungen wird ein niedriger Widerstand
der Transistoranordnung im angeschalteten Zustand erhalten. Die Basiszellen können
über geeignete Wahl der Geometrien und insbesondere über ein geeignetes
Verhältnis der Abstände Dgd und Dgs kann die Transistoranordnung
an eine gewünschte Betriebsspannung angepasst und das Layout entsprechend dimensioniert
werden. Die Anzahl der in der Transistoranordnung verwendeten Basiszellen ist unbegrenzt,
wobei durch eine höhere Anzahl die Weite der Transistoranordnung erhöht
werden kann, ohne dass dabei andere Parameter verschlechtert werden. Mithin kann
über die Anzahl der Basiszellen die Weite und damit die Stromtragfähigkeit
bezüglich der mit der Transistoranordnung zu schaltenden Ströme beliebig
angepasst werden. Die Erfindung ermöglicht es, Transistoranordnungen mit beliebigen
Weiten zu konstruieren.