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Dokumentenidentifikation DE102006027504A1 27.12.2007
Titel Randabschlussstruktur von MOS-Leistungstransistoren hoher Spannungen
Anmelder X-FAB Semiconductor Foundries AG, 99097 Erfurt, DE
Erfinder Lerner, Ralf, 99085 Erfurt, DE
DE-Anmeldedatum 14.06.2006
DE-Aktenzeichen 102006027504
Offenlegungstag 27.12.2007
Veröffentlichungstag im Patentblatt 27.12.2007
IPC-Hauptklasse H01L 29/06(2006.01)A, F, I, 20060822, B, H, DE
IPC-Nebenklasse H01L 29/78(2006.01)A, L, I, 20060822, B, H, DE   
Zusammenfassung Die Erfindung betrifft eine Randabschlußstruktur für Transistoren hoher Spannungen, die vorzugsweise in SOI-Technologie ausgeführt sind, die den Flächenbedarf für die elektrische Isolation, z. B. zu benachbarten Bauelementen, verringert und eine Integration von Transistoren hoher Spannungen in Smart-Power-Schaltkreise erleichtert.

Beschreibung[de]

Die Erfindung betrifft eine Randabschlußstruktur für Transistoren hoher Spannungen, die den Flächenbedarf für die elektrische Isolation, z.B. zu benachbarten Bauelementen verringert und eine Integration von Transistoren hoher Spannungen in Smart-Power-Schaltkreise erleichtert.

1 dient zur näheren Erläuterung des Standes der Technik. Ein in der Leistungselektronik eingesetzter vertikaler MOS-Leistungstransistor (10) besteht üblicherweise aus einer Vielzahl parallel geschalteter Einzeltransistorzellen (12), jeweils mit Sourcekontakt und Gate, einem Anschlußkontakt für die Gateelektrode (14) und einer den kompletten Transistor umgebenden Randstruktur (16). Eine solche Struktur ist beispielsweise in der Patentschrift US 5,844,277, 2A bis D sowie 57 beschrieben. Eine gleiche Struktur findet man in der Schrift US 5,763,914. Die Gateelektode (14) dient im Fall des diskreten Transistors zum elektrischen Anschluß mittels Drahtbonden oder ähnlicher Verfahren. Für einen z.B. in sogenannten Smart-Power-Schaltkreisen integrierten Transistor entfällt eine einzelne Elektrode (14) und wird durch entsprechende Metallleitungen ersetzt. Bei dem in 1 gezeigten Beispiel handelt es sich um einen diskreten vertikalen Transistor, bei dem die Drainkontakte auf der Rückseite liegen. Es gibt aber auch laterale Transistoren mit den gängigen Randabschußstrukturen, deren Anschlüsse für Source und Drain sich auf der Vorderseite befinden.

Allen Ausführungsformen ist gemeinsam das Vorhandensein einer Randabschlußstruktur (16), die aus einer mehr oder weniger aufwändigen Kombination von entsprechend ausgeführten Dotierungsgebieten im Silizium und/oder leitfähigen Plattenstrukturen besteht, um einen frühzeitigen elektrischen Durchbruch an der Oberfläche des Transistors zu verhindern.

Die meisten der bekannten Randstrukturen benutzen eine mehr oder weniger aufwändige Kombination von entsprechend ausgeführten Dotierungsgebieten im Silizium und/oder leitfähigen Feldplattenstrukturen. Eine Übersicht der gängigsten Varianten ist zu finden in M. Metzel, Analyse, Entwurf und Optimierung von diskreten vertikalen IGBT-Strukturen, Ilmenau, Techn. Univ. Diss. 1999.

Darüber hinaus finden sich Randstrukturen bei denen Gräben verwendet werden:

In US 6,940,145 82, z.B. S2 Z37ff, wird eine Randstruktur (1) für einen Trenchgate MOSFET (2) beschrieben, die u.a. einen Graben innerhalb der Randstruktur enthält. Der Randstrukturgraben (12) liegt dabei innerhalb eines Gebiets mit zum Substratmaterial entgegengesetzter Dotierung und reicht bis in eine Tiefe unterhalb dieser (vor dem Graben eingebrachten) Dotierungsgebiete. Der Randstrukturgraben wird mit den gleichen Prozessschritten hergestellt wie der Gategraben. Mittels des Randstrukturgrabens wird ein Kanalstopper in das Silizium eingebracht der störende Leckströme verhindern soll. Dabei werden sowohl unter den Fußpunkt des Grabens als auch oberflächennah in die Grabenseitenwände geeignete Dotierungsgebiete eingebracht. Oberhalb des Randstrukturgrabens werden metallische Äquipotentialringe erzeugt.

Der Randstrukturgraben selbst dient in dieser Struktur jedoch nicht als Randstruktur im eigentlichen Sinne sondern ermöglicht das Einbringen der dotierten Kanalstoppergebiete im Scheibenprozess gleichzeitig mit der Dotierung der Sourcegebiete der Transistoren.

In der Schrift US 6,921,699 B2 wird eine Randstruktur beschrieben, bei der der Randabschluss als großes, abgesenktes Gebiet ausgeführt ist, d.h. es wird großflächig Material weggeätzt. Es handelt sich dabei nicht um einen Graben im eigentlichen Sinn, siehe u.a, in den 1a und 2c–u. Die Absenkung erfolgt dabei auf eine Tiefe innerhalb einer N-Schicht weit oberhalb der darunter liegenden N+ Schicht. Die abgesenkten Gebiete werden großflächig oxidiert, über diese erste Oxidschicht wird eine Polysiliziumschicht abgeschieden sowie eine LTO (Low Temperature Oxide) Schicht und eine sog. Source Kontaktschicht (vermutlich Metall).

In der Patentschrift US 6,635,944 B2 wird für einen vertikalen pn-Übergang, bestehend aus Substrat und entgegengesetzt dotierter Wanne, eine Randstruktur beschrieben, die aus einem oberflächennahen, dem Substrat entgegengesetzt dotierten Gebiet besteht. Dieses oberflächennahe dotierte Gebiet schließt sich lückenlos an die Wanne des aktiven pn-Überganges an und ist niedriger dotiert als die Wanne. Dieses dotierte Gebiet wird von einem tiefen Graben durchschnitten. Der Grabenboden und die Grabenseitenwände werden ähnlich dotiert wie das oberflächennahe Gebiet neben der Wanne. Des weiteren enthält die beschriebene Struktur Feldplatten aus elektrisch leitendem Material die oberhalb des Grabens liegen, seitlich davon, nicht direkt oberhalb des Grabens. Die Kontakte für den eigentlichen pn-Übergang liegen für die Wanne auf der Vorderseite und für das Substrat auf der Rückseite der Siliziumscheibe.

Eine Möglichkeit, ohne zusätzliche Dotierungsgebiete in der Randstruktur auszukommen, wird in der Patentschrift US 6,900,523 B2 gezeigt. Dort wird eine vertikale Transistorstruktur mit Source und Gate auf der Vorderseite in einer N-Epitaxieschicht gezeigt. In Richtung des auf der Rückseite sich befindenden Drainanschlusses liegt ein N+-Substratgebiet sowie der Drainkontakt. Der Randabschluss besteht aus einem lateral weit ausgedehnten Gebiet in dem die N-Epitaxieschicht V-förmig weggeätzt wurde. Die Spitze des V-förmigen Gebietes reicht dabei herab bis zum N+-Gebiet. Aufgrund des Böschungswinkels des V-Grabens hat diese Struktur einen erheblichen Platzbedarf.

In der Patentschrift US 6,825,510 B2 wird eine Randstruktur beschrieben, die in Form eines flachen und breiten Grabens (wobei der Graben breiter als tief ist, also eher eine Grube) der komplett mit dielektrischem Material, also z.B. mit Siliziumdioxid, ausgefüllt ist und sich unmittelbar an die dotierte Wanne der vertikalen Grabengatetransistorstruktur mit Source und Gate auf der Vordereite und dem Drain auf der Rückseite nach außen hin anschließt. Des Weiteren enthält die Struktur eine Feldplatte die sich über einen Teil des Grabens und einen Teil des benachbarten Wannengebietes erstreckt. Diese Feldplatte soll die Feldlinien im Sperrfall in eine parallele Form bringen. Ergänzt wird diese Struktur nach außen hin durch einen auf der Oberfläche liegenden Äquipotentialring. In einer zweiten Ausführungsform werden anstelle dieses einen auf der Oberfläche liegenden Äquipotentialrings mehrere dotierte Ringe im Silizium verwendet.

Bekannt sind andererseits gefüllte Isolationsgräben zur elektrischen Isolation von mehrere Bauelemente umfassenden Gebieten unterschiedlicher Spannungen, z.B. im Rahmen der SOI-Technik. Dabei handelte es sich jedoch nicht um die elektrische Isolation einzelner Bauelemente.

All den oben beschriebenen Randstrukturen ist gemeinsam, dass sie einen mehr oder weniger tiefen Graben beinhalten, der jedoch nicht dem aus der SOI-Technik bekannten Isolationsgraben entspricht. Neben einem Graben verwenden diese Strukturen zusätzlich noch dotierte Gebiete im Silizium sowie Feldplattenstrukturen oberhalb des Siliziums. Zur Herstellung dieser Feldplatten und dotierten Gebiete sind zum einen zusätzliche Prozessschritte nötig, zum anderen benötigen diese Strukturen einen gewissen Platz. Beides ist mit zusätzlichen Fehlermöglichkeiten und Kosten verwunden. Aus diesen Gründen ist eine Randstruktur vorteilhaft, die ohne diese zusätzlichen Dotierungsgebiete und Feldplatten auskommt.

Darüber hinaus sind die beschriebenen Randstrukturen nur für diskrete Bauelemente verwendbar. Für eine Integration in Smart Power Schaltkreise d.h. in Schaltkreise in denen Bauelemente bei verschiedenen elektrischen Potentialen betrieben werden sind zusätzliche Isolationsmaßnahmen zu treffen.

Zweck der Erfindung ist es, eine Transistorstruktur anzugeben, die eine möglichst hohe Spannung garantiert, einen möglichst geringen Flächenbedarf hat und die Integration in integrierte Smart-Power-Schaltkreise ermöglicht.

Aufgabe der Erfindung ist es, die Randstruktur des Transistors so auszubilden, dass sie die Anforderungen an hohe Durchbruchspannungen sicher erfüllt, eine gute Isolation zum umgebenden Gebiet gewährleistet und dabei ein Minimum an Fläche auf der Siliziumscheibe in Anspruch nimmt.

Gelöst wird diese Aufgabe mit den im kennzeichnenden Teil der Ansprüche 1 und 2 angegebenen Merkmale.

Der Gegenstand des Anspruchs 1 weist die Vorteile auf, dass für den Randabschluß keine zusätzlichen Prozeßschritte für besondere Dotierungsgebiete oder irgendwelche Feldplattenstrukturen benötigt werden. Dadurch entfallen die üblicherweise bei hohen Spannungen nötigen lateralen großen Abstände. Somit kann der gesamte Transistor sehr viel kleiner ausgeführt werden. Der Randabschluß ausschließlich mit Isolationsgraben dient gleichzeitig als Isolationsstruktur zu benachbarten Bauelementen auf der Siliziumscheibe. Auch dies ist ein großer Vorteil hinsichtlich einer effizienten Flächennutzung. Vor allem bei höheren Spannungen ist dadurch eine erhebliche Flächenreduzierung möglich.

Vorteilhafte Ausgestaltungen des Gegenstandes des Anspruchs 1 sind in den Unteransprüchen gegeben.

Die Erfindung wird nun anhand eines Ausführungsbeispieles unter Zuhilfenahme der Zeichnung erläutert. Es zeigen

1 die Aufsicht auf einen MOS-Leistungstransistor in schematischer Darstellung, der aus mehreren Einzelzellen besteht und eine die Anordnung umschließende konventionelle Randabschlußstruktur besitzt,

2 die Aufsicht auf einen einzelnen MOS-Leistungstransistor der SOI-Technologie in schematischer Darstellung mit einem das Bauelement abschließenden Isolationsgraben,

3 die schematische vertikale Schnittdarstellung durch das in 2 dargestellte Bauelement längs A-A,

4 die schematische vertikale Schnittdarstellung durch das in 2 dargestellte Bauelement längs B-B,

5 schematiosch den Längsschnitt einer Ausführungsvariante eines p-Kanal-Transistors und

6 den entsprechenden Querschnitt des Transistors der 5.

Der in 2 gezeigte lateral angeordnete Transistor (20) in SOI-Technik ausgeführt, bestehend aus dem Kanalbereich (24), der Gateelektrode (26), dem Source- und Bulkanschluss (28) sowie dem Drainanschluss (30) wird allseitig durch einen Isolationsgraben (22) umgeben. Dieser Isolationsgraben schließt das Bauelement ab und besteht im Inneren üblicherweise aus einer dielektrischen Isolierschicht (z.B. Siliziumdioxid) und einer Verfüllschicht (z.B. Polysilizium); beides ist in den Figuren nicht im Detail gezeigt. Eine Verfüllung des Grabens nur mit einer Isolationsschicht ist möglich. Die Besonderheit besteht darin, keine weiteren Dotierungsgebiete und Feldplatten zu verwenden. (Die geringe Überlappung der Gateelektrode 26 über den Isolationsgraben (22) dient lediglich dem Ausgleich von Fertigungstaleranzen z.B. Fehlpositionierungen der Fotomasken).

Das elektrische Feld läuft dabei in den meisten Stellen parallel zum Graben.

In 3 ist zu sehen, wie durch die Verwendung von SOI (Silicon On Insulator)-Scheiben und Isolationsgräben die vollständige Isolation erreicht wird. Das vergrabene Oxid (32) isoliert in vertikaler Richtung, der Isolationsgraben (22) in lateraler Richtung. Das aktive Substrat (34) hat dabei eine erste Dotierungsart z.B. n-dotiert. Der in 3 gezeigte n-Kanal-Transistor besteht aus einer sourceseitigen Wanne (36) (p-dotierte Wanne im Beispiel) und dem Substratmaterial (34) auf der Drainseite. Das Sourcegebiet (28) besteht im Fall des n-Kanal-Transistors aus einem nicht näher gezeigten kochdotierten n-Sourceanschluss und einem kochdotierten p-Wannenanschluss. Source (28) und Drain (30), jeweils gleiche Dotierungsart wie das Substrat (34), werden dabei getrennt durch einen Feldoxidsteg (38). Die Isolationsschicht (40) isoliert die Aktivgebiete und die Gateelektrode von darüber verlaufenden Metallzuführungen. Für einen p-Kanal-Transistor ist ein Wechsel aller Dotierungsarten möglich.

Der Isolationsgraben (22) dient ohne weitere Implantationsgebiete als Randabschlussstruktur und isoliert gleichzeitig den Transistor von Bauelementen in angrenzenden Gebieten (42), wie das aus 4 hervorgeht.

5 zeigt den Längsschnitt einer ersten Ausführungsvariante zur Herstellung eines p-Kanal Transistors. Das vergrabene Oxid (32) isoliert wieder in vertikaler Richtung, der Isolationsgraben (22) in lateraler Richtung. Das aktive Substrat (34) hat dabei eine erste Dotierungsart z.B. n-dotiert. Der in 5 gezeigte p-Kanal-Transistor besteht aus einer sourceseitigen Wanne (50) (n-dotierte Wanne im Beispiel) und einer Wanne (52) (p-dotiert im Beispiel) auf der Drainseite. Das Sourcegebiet (28) besteht im Fall des p-Kanal-Transistors aus einem nicht näher gezeigten hochdotierten p-Sourceanschluss und einem hochdotierten n-Wannenanschluss. Source (28) und Drain (30), jeweils entgegengesetzte Dotierungsart wie das Substrat (34), werden dabei getrennt durch einen Feldoxidsteg (38). Die Isolationsschicht (40) isoliert die Aktivgebiete und die Gateelektrode von darüber verlaufenden Metallzuführungen,

10
diskreten Leistungstransistor
12
Einzelbauelement mit Source und Gate
14
Gatebondfenster
16
Randabschlussstruktur
20
Prinzipskizze der vorgeschlagenen Transistorstrukturen
22
Isolationsgraben der das Bauelement abschließt
24
Kanalbereich
26
Gate (Polysilizium)
28
Source- und Bulkanschluss
30
Drainanschluss
32
vergrabenes Oxid
34
Aktivschicht der SOI-Scheibe, erste Dotierungsart
35
Trägerschicht der SOI-Scheibe
36
Wanne mit zweiter Dotierungsart
38
Feldoxid
40
Isolator
42
Gebiet eines angrenzenden Transistors
50
Sourcewanne mit erster Dotierungsart
52
Drainwanne mit zweiter Dotierungsart


Anspruch[de]
MOS-Leistungstransistor für hohe Spannungen, dadurch gekennzeichnet, dass dieser im Randbereich zur Verhinderung eines vorzeitigen elektrischen Durchbruchs einen Isolationsgraben besitzt, der mit einem Isolationsmaterial ausgekleidet ist und zusätzlich ein Füllmaterial enthält und der das Bauelement abschließt. MOS-Leistungstransistor für hohe Spannungen, dadurch gekennzeichnet, dass dieser im Randbereich zur Verhinderung eines vorzeitigen elektrischen Durchbruchs einen Isolationsgraben besitzt, in dem sich ein Isolationsmaterial befindet und der das Bauelement abschließt. MOS-Leistungstransistor für hohe Spannungen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Isolationsschicht eine SiO2-Schicht ist. MOS-Leistungstransistor für hohe Spannungen nach Anspruch 1, dadurch gekennzeichnet, dass die Füllschicht aus Polysilizium besteht. MOS-Leistungstransistor für hohe Spannungen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass dieser Bestandteil einer integrierten Schaltung ist. MOS-Leistungstransistor für hohe Spannungen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass dieser ein Einzelbauelement ist. MOS-Leistungstransistor für hohe Spannungen nach Anspruch 1 oder 2, und einem der diesen folgenden Ansprüche, dadurch gekennzeichnet, dass dieser in SOI-Technik ausgeführt ist.






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