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Dokumentenidentifikation DE102006028954A1 27.12.2007
Titel Speichereinrichtung und Verfahren zur Herstellung einer Speichereinrichtung
Anmelder Qimonda AG, 81739 München, DE
Erfinder Willer, Josef, Dr., 85521 Riemerling, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 23.06.2006
DE-Aktenzeichen 102006028954
Offenlegungstag 27.12.2007
Veröffentlichungstag im Patentblatt 27.12.2007
IPC-Hauptklasse H01L 27/115(2006.01)A, F, I, 20060623, B, H, DE
IPC-Nebenklasse H01L 21/8247(2006.01)A, L, I, 20060623, B, H, DE   
Zusammenfassung Eine Speichereinrichtung umfasst sich entlang einer ersten Richtung (46) erstreckende und in einem Halbleitersubstrat (1) ausgebildete aktive Gebiete (21). In den aktiven Gebieten (21) werden Transistoren (28) mit einem ersten und einem zweiten Source/Drain-Bereich (37, 38), einem zwischen dem ersten und dem zweiten Source/Drain-Bereich (37, 38) ausgebildeten Kanalbereich (27), einer Gateelektrode (4) und einem zwischen dem Kanalbereich (27) und der Gateelektrode (4) angeordneten Speicherschichtstapel (26) ausgebildet. Benachbarte aktive Gebiete (21) werden durch Fin-Isolationsgräben (19) voneinander separiert. Entlang einer zweiten Richtung erstrecken sich Wortleitungen (40), wobei jede Wortleitung (40) mit einer Mehrzahl von Gateelektroden (4) verbunden ist, die unterschiedlichen aktiven Gebieten (21) zugeordnet sind. Die aktiven Gebiete (21) sind in Stegen bzw. Rippen oder Finnen, im Halbleitersubstrat (1) ausgebildet, wobei die Wortleitungen (40) und der Speicherschichtstapel (26) auf mindestens zwei Seiten eines jeden aktiven Gebiets (21) angeordnet sind. Jeder Steg umfasst einen oberen und einen unteren Abschnitt (231, 232), wobei eine Maximumweite des oberen Abschnitts (231) größer ist als eine Minimumweite des unteren Abschnitts (232).

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Speichereinrichtung sowie auf ein Verfahren zur Herstellung einer Speichereinrichtung.

Nichtflüchtigen Speichereinrichtungen (NVM, non-volatile memories) kommt im Bereich von Multimedia-Anwendungen eine steigende Bedeutung zu. Nichtflüchtige Speicher sind beispielsweise in Mobiltelefonen, Digitalkameras und anderen Anwendungen integriert. Die üblicherweise verwendeten nichtflüchtigen Speichereinrichtungen beruhen auf der Floating-Gate-Technologie oder auf der Charge-Trapping-Technologie. In der 1A ist beispielhaft eine auf der Charge-Trapping-Technologie beruhende Flash-Speicherzelle im Querschnitt dargestellt.

Die in der 1A dargestellte nichtflüchtige Speichereinrichtung basiert auf der sogenannten SONOS-Technologie. Dabei zeigt die 1A einen Querschnitt einer SONOS-Speicherzelle entlang der Linie IV bis IV entsprechend der 1B. Die SONOS-Speicherzelle beruht auf einem n-Kanalbereich FET 28, bei dem das Gatedielektrikum durch einen Speicherschichtstapel 26 ersetzt ist. Der Speicherschichtstapel 26 ist oberhalb eines Kanalbereichs 27 und unterhalb einer Gateelektrode 4 angeordnet. Der Speicherschichtstapel 26 umfasst üblicherweise eine Charge-Trapping-Schicht, etwa eine Siliziumnitridschicht, als Speicherschicht 262. Unterhalb der Charge-Trapping-Schicht 262 ist eine untere Grenzschicht 263 angeordnet. Oberhalb der Charge-Trapping-Schicht 262 ist eine obere Grenzschicht 261 angeordnet. Die obere und die untere Grenzschicht 261, 263fassen die Charge-Trapping-Schicht 262 von zwei Seiten ein. Bei einer Schichtdicke von mehr als 2 nm unterdrücken sie ein direktes Tunneln zu/von der Charge-Trapping-Schicht 262. Ein erster und ein zweiter Source/Drain-Bereich 37, 38 sind jeweils als dotiertes Gebiet 35 ausgebildet. Abhängig von der Speicherarchitektur und des verwendeten Programmiermechanismus der jeweiligen Speichereinrichtung, die eine Mehrzahl von Speicherzellen des in der 1A dargestellten Typs umfasst, wird die jeweilige Speichereinrichtung als SONOS-Speichereinrichtung oder als NROM-Speichereinrichtung bezeichnet.

Die SONOS-Speicherzelle wird mittels Fowler-Nordheim-Tunneln programmiert und gelöscht, indem jeweils geeignete Spannungen an die entsprechenden Bitleitungen und Wortleitungen angelegt werden. In Abhängigkeit der in der Charge-Trapping-Schicht 262 gespeicherten Ladung ändert sich die Schwellenspannung des Transistors. Durch Anlegen geeigneter Spannungen an die korrespondierenden Wort- und Bitleitungen wird die jeweilige Schwellenspannung und damit die gespeicherte Information erfasst.

Nichtflüchtige Speicher oder Flashspeicher werden ihrer internen Architektur nach in solche vom NOR-Typ und solche vom NAND-Typ unterschieden. In Speichereinrichtungen vom NOR-Typ werden die Speicherzellen parallel zwischen einer Bitleitung und einer Masseleitung angeordnet. In Speichereinrichtungen vom NAND-Typ werden die Speicherzellen jeweils in Serie zwischen einer Bitleitung und einer Referenzleitung angeordnet.

Eine Draufsicht auf ein typisches Speicherzellenfeld vom NAND-Typ ist in der 1B dargestellt. In einem Halbleitersubstrat 1 sind aktive Gebiete 21 ausgebildet und voneinander durch flache Isolationsgräben 33 (STI, „Shallow Trench Isolation") isoliert, die mit einem isolierenden Material, etwa mit Siliziumdioxid, gefüllt sind. Parallel zu den aktiven Gebieten 21 sind Bitleitungen 50 ausgebildet. Wortleitungen 40 sind derart ausgebildet, dass sie die aktiven Gebiete 21 kreuzen. In jedem der aktiven Gebiete 21 wird eine Mehrzahl von Transistoren ausgebildet, wobei die Transistoren in Serie geschaltet sind. Die Leitfähigkeit jedes Transistors wird durch Aktivieren bzw. Deaktivieren einer korrespondierenden Wortleitung 40 gesteuert. Zum Anschluss der aktiven Gebiete 21 ist eine gemeinsame Source-Leitung 44 vorgesehen.

Die 2 zeigt eine schematische Draufsicht auf einen Ausschnitt eines Speicherzellenfeldes vom NOR-Typ. Die Speicherzellen sind in Spalten angeordnet, wobei jeweils zwei Speicherzellen einer Spalte mit der gemeinsamen Source-Leitung 45 oder mit einem gemeinsamen Bitleitungskontakt 51 verbunden sind. Die Wortleitungen 40 erstrecken sich senkrecht zu den Speicherzellenspalten. Die Bitleitungen sind parallel zu den aktiven Gebieten 21 angeordnet und über Bitleitungskontakte 51 jeweils mit den aktiven Gebieten 21 verbunden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine verbesserte Speichereinrichtung mit nichtflüchtigen Speicherzellen zur Verfügung zu stellen. Von der Aufgabe wird die Angabe eines Verfahrens zur Herstellung einer solchen Speichereinrichtung umfasst. Die Aufgabe wird durch die Speichereinrichtungen gemäß der Ansprüche 1, 14 und 18, sowie durch die in den Ansprüchen 22 und 27 angegebenen Verfahren gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.

Die erfindungsgemäße Speichereinrichtung umfasst eine Mehrzahl von aktiven Gebieten, die sich entlang einer ersten Richtung erstrecken. Jedes der aktiven Gebiete ist innerhalb eines Halbleitersubstrats ausgebildet. In den aktiven Gebieten sind Transistoren ausgebildet, die jeweils einen ersten und einen zweiten Source/Drain-Bereich, einen zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildeten Kanalbereich, eine Gateelektrode und einen Speicherschichtstapel umfassen, der zwischen der Gateelektrode und dem Kanalbereich angeordnet ist. Benachbarte aktive Gebiete sind voneinander durch einen Fin-Isolationsgraben isoliert. Entlang einer die erste Richtung schneidenden zweiten Richtung erstreckt sich eine Mehrzahl von Wortleitungen. Jede Wortleitung ist mit einer Mehrzahl von Gateelektroden verbunden, die unterschiedlichen aktiven Gebieten zugeordnet sind, wobei die aktiven Gebiete als Stege im Halbleitersubstrat ausgebildet sind.

Die Wortleitungen sowie der Speicherschichtstapel sind auf mindestens zwei Seiten des jeweiligen aktiven Gebiets ausgebildet, wobei jeder der Stege einen oberen Abschnitt und einen unteren Abschnitt aufweist. Der untere Abschnitt ist jeweils unterhalb des oberen Abschnitts vorgesehen. Der obere Abschnitt weist eine auf eine zur ersten Richtung senkrechten Richtung bezogene Maximumweite auf. Der untere Abschnitt weist eine auf eine zur ersten Richtung senkrechten Richtung bezogene Minimumweite auf, wobei die Maximumweite größer ist als die Minimumweite.

Gemäß einem anderen Aspekt der Erfindung umfasst eine erfindungsgemäße Speichereinrichtung eine Mehrzahl aktiver Gebiete, die sich entlang einer ersten Richtung erstrecken. Jedes der aktiven Gebiete ist in einem Halbleitersubstrat ausgebildet. In den aktiven Gebieten sind Transistoren ausgebildet, die einen ersten und einen zweiten Source/Drain-Bereich, einen zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildeten Kanalbereich, eine Gateelektrode und einen Speicherschichtstapel, der zwischen der Gateelektrode und dem Kanalbereich angeordnet ist, umfassen. Benachbarte aktive Gebiete sind voneinander jeweils durch einen Fin-Isolationsgraben isoliert. In eine die erste Richtung schneidenden zweiten Richtung erstreckt sich eine Mehrzahl von Wortleitungen, wobei jede der Wortleitungen mit einer Mehrzahl von Gateelektroden verbunden ist, die unterschiedlichen aktiven Gebieten zugeordnet sind. Die aktiven Gebiete sind als Stege im Halbleitersubstrat ausgebildet. Die Wortleitungen sowie der Speicherschichtstapel sind auf mindestens zwei Seiten des jeweiligen aktiven Gebiets ausgebildet, wobei jeder der Stege eine rechte und eine linke Seitenwand aufweist. Ein Winkel &agr; zwischen der rechten Seitenwand und der Substratoberfläche beträgt mindestens 90 Grad, wobei der Winkel &agr; in der oberen Hälfte des Stegs gemessen wird. Ein Winkel &bgr; zwischen der linken Seitenwand und der Substratoberfläche beträgt mindestens 90 Grad wobei der Winkel &bgr; in der oberen Hälfte des Stegs gemessen wird. Die Höhe des Stegs ergibt sich aus dem Abstand zwischen dem Grabenboden des Fin-Isolationsgrabens und der Oberkante des Stegs.

Gemäß einem dritten Aspekt der Erfindung umfasst die erfindungsgemäße Speichereinrichtung eine Mehrzahl aktiver Gebiete, die sich entlang einer ersten Richtung erstrecken und in einem Halbleitersubstrat ausgebildet sind. In den aktiven Gebieten sind Transistoren ausgebildet, die jeweils einen ersten und einen zweiten Source/Drain-Bereich, einen zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildeten Kanalbereich, eine Gateelektrode und einen Speicherschichtstapel, der zwischen der Gateelektrode und dem Kanalbereich angeordnet ist, umfassen. Benachbarte aktive Gebiete sind voneinander jeweils durch einen Fin-Isolationsgraben isoliert. Entlang einer die erste Richtung schneidenden zweiten Richtung erstreckt sich eine Mehrzahl von Wortleitungen. Jede der Wortleitungen ist mit einer Mehrzahl von Gateelektroden verbunden, die unterschiedlichen aktiven Gebieten zugeordnet sind. Die aktiven Gebiete sind im Halbleitersubstrat als Stege ausgebildet. Die Wortleitungen sowie der Speicherschichtstapel sind an mindestens zwei Seiten der aktiven Gebiete angeordnet, wobei jeder der Stege in einem zur ersten Richtung senkrechten Querschnitt eine horizontale obere Oberfläche entlang der Oberkante und zwei vertikale Seitenwände aufweist. Jede der Seitenwände umfasst mindestens eine gekrümmte Oberfläche, wobei sich eine Krümmungsmittelachse innerhalb des Halbleitersubstrats in einer Ebene senkrecht zur Substratoberfläche und senkrecht zur ersten Richtung erstreckt.

Nach einem weiteren Aspekt der Erfindung weist die Speichereinrichtung eine Mehrzahl aktiver Gebiete auf, die sich entlang einer ersten Richtung erstrecken und innerhalb eines Halbleitersubstrats ausgebildet sind. In den aktiven Gebieten sind Transistoren ausgebildet, die jeweils einen ersten und einen zweiten Source/Drain-Bereich, einen zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildeten Kanalbereich, eine Gateelektrode sowie Mittel zur Änderung der Schwellenspannung des Transistors mittels Ladungsspeicherung umfassen. Die Speichereinrichtung umfasst ferner Mittel zur Adressierung der Gateelektroden und Mittel zur Isolation benachbarter aktiver Gebiete voneinander, wobei jede der aktiven Gebiete Mittel zur Vergrößerung der Weite im oberen Abschnitt des aktiven Gebiets im Bezug auf die Weite in einem unteren Abschnitts des aktiven Gebiets aufweist.

Ein erfindungsgemäßes Verfahren zur Herstellung einer Speichereinrichtung umfasst das Vorsehen eines Halbleitersubstrats mit einer Substratoberfläche sowie das Einbringen von Gräben, die sich entlang einer ersten Richtung erstrecken, wobei zwischen den Gräben aktive Gebiete definiert werden. Jeder der Gräben weist Seitenwände und einen Grabenboden auf. Die Seitenwände der Gräben werden mit einer Deckschicht bedeckt. Auf den Grabenböden wird eine Isolatormaterialschicht vorgesehen. Die Deckschicht wird von den Seitenwänden der Gräben entfernt. Ein Speicherschichtstapel wird vorgesehen, wobei der Speicherschichtstapel an die Seitenwände der Gräben sowie an die horizontale obere Oberfläche der aktiven Gebiete angrenzt und die Isolatormaterialschicht bedeckt. Ein Wortleitungsschichtstapel wird vorgesehen, der mindestens eine leitfähige Schicht aufweist. Der Wortleitungsschichtstapel sowie der Speicherschichtstapel werden strukturiert, wobei einzelne Wortleitungen ausgebildet werden. Dabei werden die aktiven Gebiete abschnittsweise freigelegt. Danach werden in den aktiven Gebieten dotierte Gebiete vorgesehen, wobei erste und zweite Source/Drain-Bereiche ausgebildet werden.

Gemäß dem erfindungsgemäßen Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung vom NAND-Typ wird ein Halbleitersubstrat mit einer Oberfläche bereitgestellt. Sich entlang einer ersten Richtung erstreckende Gräben werden in das Halbleitersubstrat eingebracht, wobei aktive Gebiete definiert werden. Die Gräben weisen jeweils Seitenwände und einen Grabenboden auf. Die Seitenwände der Gräben werden mit einer Deckschicht abgedeckt. Auf dem Grabenboden wird eine Isolatormaterialschicht vorgesehen. Die Deckschicht wird von den Seitenwänden der Gräben entfernt und ein Speicherschichtstapel vorgesehen. Der Speicherschichtstapel wird angrenzend an die Seitenwände der Gräben und an die horizontalen oberen Oberflächen der aktiven Gebiete ausgebildet und bedeckt die Isolatormaterialschicht. Der Speicherschichtstapel umfasst eine Charge-Trapping-Schicht und eine obere Grenzschicht. Die Charge-Trapping-Schicht sowie die obere Grenzschicht werden von den Endbereichen der aktiven Gebiete entfernt. Ein Wortleitungsschichtstapel wird vorgesehen, der mindestens eine leitfähige Schicht enthält. Der Wortleitungsschichtstapel sowie der Speicherschichtstapel werden strukturiert, wobei einzelne Wortleitungen ausgebildet werden und wobei die aktiven Gebiete abschnittsweise freigelegt werden. In den aktiven Gebieten werden dotierte Gebiete ausgebildet, wobei erste und zweite Source/Drain-Bereiche vorgesehen werden.

Nachstehend werden die Erfindung sowie deren Vorteile anhand der Figuren näher erläutert. Einander entsprechende Komponenten und Strukturen sind jeweils mit den gleichen Bezugszeichen bezeichnet. Es zeigen:

1A einen Querschnitt durch eine konventionelle Speicherzelle,

1B eine Draufsicht auf ein konventionelles Speicherzellenfeld vom NAND-Typ,

2 eine Draufsicht auf ein konventionelles Speicherzellenfeld vom NOR-Typ,

3 einen Querschnitt eines Halbleitersubstrats nach Ausbildung aktiver Gebiete im Zuge der Herstellung einer Speichereinrichtung gemäß einem ersten erfindungsgemäßen Verfahren,

4 einen Querschnitt des Halbleitersubstrats gemäß 3 nach Ausbildung von Schichten,

5 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 4 nach Ausführung eines weiteren Prozeßschritts.

6 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 5 nach Abscheidung eines Speicherschichtstapels,

7A eine Draufsicht auf das Halbleitersubstrat gemäß 6,

7B eine Querschnittsdarstellung des Halbleitersubstrats gemäß 6 nach einem weiteren Prozessschritt,

8 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 7 nach Abscheidung des Wortleitungsschichtstapels,

9 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 8 nach Zurückätzen des Wortleitungsschichtstapels,

10A eine Querschnittsdarstellung des Halbleitersubstrats gemäß 9 nach Ausführung eines Ionenimplantationsschritts,

10B eine weitere Querschnittsdarstellung der Wortleitungen nach Ausführung des Ionenimplantationsschritts gemäß 10A,

11A eine Querschnittsdarstellung des Halbleitersubstrats gemäß 10 nach Zurückätzen der Polysiliziumschicht,

11B eine weitere Querschnittsdarstellung des Halbleitersubstrats gemäß 10A nach Zurückätzen der Polysiliziumschicht,

12A eine perspektivische Darstellung des Halbleitersubstrats einer erfindungsgemäßen Speichereinrichtung;

12B Querschnittsdarstellungen des Halbleitersubstrats gemäß 12A,

13 eine Querschnittsdarstellung eines Halbleitersubstrats im Zuge der Herstellung einer Speichereinrichtung nach einer weiteren Ausführungsform der vorliegenden Erfindung,

14 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 13 nach Vertiefen der Öffnungen,

15 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 14 nach Ausführung eines Oxidationsschritts,

16 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 15 nach Entfernen einer Siliziumnitridschicht,

17 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 16 nach Abscheidung des Wortleitungsschichtstapels,

18 eine Querschnittsdarstellung eines Halbleitersubstrats im Zuge der Herstellung einer Speichereinrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung,

19 eine Querschnittsdarstellung des Halbleitersubstrats gemäß 18 nach Abscheidung des Wortleitungsschichtstapels,

20 eine schematische Querschnittsdarstellung einer komplettierten Speichereinrichtung entlang des aktiven Gebiets,

21 eine schematische Draufsicht auf eine Speichereinrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung,

22 eine Draufsicht auf ein Halbleitersubstrat nach Ausführen eines ersten Prozessierungsschritts eines Verfahrens gemäß einer anderen Ausführungsform der vorliegenden Erfindung und

23 eine perspektivische Darstellung einer Speichereinrichtung gemäß einer weiteren Ausführungsform der Erfindung.

Die 12A zeigt eine perspektivische Darstellung einer Speichereinrichtung gemäß einer ersten bevorzugten Ausführungsform der Erfindung. Auf die Darstellung von planarisierenden Füllschichten zwischen einander benachbarten Wortleitungen wurde zur besseren Übersichtlichkeit verzichtet. Aktive Gebiete 21 erstrecken sich entlang einer ersten Richtung 46. Die aktiven Gebiete 21 sind voneinander durch Fin-Isolationsgräben 19 isoliert, die sich ebenfalls entlang der ersten Richtung 46 erstrecken. Im unteren Abschnitt eines jeden Fin-Isolationsgrabens 19 ist eine dicke Siliziumoxidschicht, etwa aus Siliziumdioxid, angeordnet, die einander benachbarte aktive Gebiete 21 voneinander isoliert. Entlang einer zweiten Richtung 47 erstrecken sich Wortleitungen 40. Zwischen benachbarten Wortleitungen 40 werden dotierte Abschnitte 35 im Halbleitersubstrat ausgebildet, die die ersten und zweiten Source/Drain-Bereiche 37, 38 von Transistoren ausbilden. Zwischen jeweils zwei benachbarten dotierten Abschnitten 35 ist ein Kanalbereich 27 ausgebildet, wobei die Leitfähigkeit des Kanalbereichs 27 durch die jeweils zugeordnete Gateelektrode 4 gesteuert wird. Zwischen dem Kanalbereich 27 und der korrespondierenden Gateelektrode 4 ist ein Speicherschichtstapel 26 angeordnet. Eine im Speicherschichtstapel 26 gespeicherte Ladung bestimmt die Schwellenspannung des Transistors. Demgemäß kann eine im Speicherschichtstapel 26 gespeicherte Ladung durch Anlegen entsprechender Spannungen an die dotierten Abschnitte 35 und die Gateelektrode 4 detektiert werden.

Die 12B zeigt weitere Einzelheiten der Querschnittsansichten in den 11A bzw. 11B. Jeder der in 12B dargestellten Stege umfasste einen oberen Abschnitt 231 und einen unteren Abschnitt 232. Der untere Abschnitt 232 ist unterhalb des oberen Abschnitts 231 vorgesehen. Der obere Abschnitt weist eine Maximumweite wt, der untere Abschnitt 232 eine Minimumweite wb auf, die jeweils senkrecht zur ersten Richtung 46 gemessen werden. Die Maximumweite wt des oberen Abschnitts 231 ist größer als die Minimumweite wb des unteren Abschnitts. Die Tiefe dg eines jeden der Fin-Isolationsgräben 19 beträgt bevorzugt 90 bis 200 nm, in besonders bevorzugter Weise 90 bis 130 nm. Die Tiefe dg wird zwischen der Oberkante 23 eines jeden Stegs und dem Grabenboden 191 des Fin-Isolationsgrabens 19 gemessen. Bevorzugt wird die Oberkante 192 eines in den Fin-Isolationsgräben 19 vorgesehenen Isolatormaterials 16 in einer Tiefe di vorgesehen, wobei di > 0, 5 × dg. In weiter bevorzugter Weise erstrecken sich die dotierten Abschnitte 35 von der Oberkante 23 eines jeden Stegs bis zu einer Tiefe ds, wobei ds > 0, 3 × dg. Bevorzugt beträgt die Tiefe ds mehr als 0, 6 × dg. Demnach grenzen die dotierten Abschnitte an die Substratoberfläche an und erstrecken sich bis zu einer vergleichsweise großen Tiefe, wie es dem linken Abschnitt der 12B entnommen werden kann. Dem rechten Abschnitt der 12B ist zu entnehmen, dass der jeweilige dotierte Abschnitt sich mindestens bis zu einer Tiefe erstreckt, bei der die Weite des aktiven Gebietes 21 abnimmt. Demnach ist jeweils der vollständige Kanalbereich mit dem ersten und dem zweiten Source/Drain-Bereich verbunden und weist deshalb einen geringen Anschlusswiderstand auf.

Gemäß 12A weist jeder der Stege eine rechte und eine linke Seitenwand auf, wobei ein Winkel &agr; zwischen der rechten Seitenwand 24 und der Substratoberfläche 10 mindestens 90 Grad beträgt und wobei der Winkel &agr; in der oberen Hälfte 231 des Stegs gemessen wird. Ein Winkel &bgr; zwischen der linken Seitenwand 25 und der Substratoberfläche 10 beträgt mindestens 90 Grad, wobei der Winkel &bgr; in der oberen Hälfte 231 eines jeden Stegs gemessen wird. Die Höhe des Stegs wird dabei vom Grabenboden 191 des Fin-Isolationsgrabens bis zur Oberkante 23 des Stegs gemessen. Die obere Hälfte des Stegs ist der Anteil, der ausgehend von der Oberkante 23 des Stegs über der halben Höhe des Stegs ausgebildet ist. Weiter kann der 12B entnommen werden, dass jeder der Stege 21 bezüglich eines Querschnitts senkrecht zur ersten Richtung 46 eine horizontale obere Oberfläche entlang der Oberkante 23 und zwei Seitenwände 24, 25 aufweist. Jede der Seitenwände 24, 25 umfasst mindestens eine gekrümmte Fläche, wobei eine Krümmungsmittelachse 193 innerhalb des Halbleitersubstrats in einer Ebene senkrecht zur Substratoberfläche 10 und senkrecht zur ersten Richtung 46 verläuft.

Das erfindungsgemäße Verfahren zur Herstellung einer Speichereinrichtung geht von einem Halbleitersubstrat aus, bei dem es sich bevorzugt um ein Siliziumsubstrat, das p-dotiert sein kann, handelt. Auf einer Substratoberfläche 10 des Halbleitersubstrats 1 wird zunächst eine dünne Siliziumoxidschicht (Kissenoxid), etwa ein Siliziumdioxid, mit einer Dicke von näherungsweise 3 bis 5 nm aufgebracht, der eine erste Hartmaskenschicht 12, bevorzugt aus Siliziumnitrid und mit einer Dicke von etwa 15 bis 30 nm, folgt. Die Schichten werden in bekannter Art aufgebracht. Danach werden aktive Transistorgebiete definiert, indem Feldisolatorgräben vorgesehen werden. Die Feldisolatorgräben haben bevorzugt eine Tiefe von näherungsweise 300 nm. Zur Definition der Feldisolatorgräben (STI, shallow trench isolation) folgt einer Strukturierung der ersten Hartmaskenschicht 12 eine Ionenstrahlätzung (RIE, reactive ion etching), um das Silizium bis zu einer Tiefe von 300 nm zurückzubilden. Danach werden die Feldisolatorgräben mit einem Siliziumoxid gefüllt. Ein chemisch-mechanischer Polierschritt (CMP, chemical mechanical polishing) wird durchgeführt.

Im nächsten Schritt werden aktive Gebiete 12 definiert, in denen die Transistoren ausgebildet werden. Dazu werden Öffnungen 13 in das Halbleitersubstrat 1 eingebracht. Dazu wird die Hartmaskenschicht 12 entsprechend strukturiert. Beispielsweise wird ein Fotolack abgeschieden und mittels einer Maske mit einem Streifenmuster (lines/spaces) strukturiert. Die Linien und die Abstände der Linien haben jeweils bevorzugt eine Weite von 40 nm. Jeder andere geeignete Wert für den Linienabstand und die Linienweite sind wählbar. Durch Übertragung der Struktur des Fotolacks in die Hartmaskenschicht 12 werden in der Hartmaskenschicht 12 Siliziumnitrid-Linien mit einer Weite von 40 nm und einem Abstand von 40 nm zueinander definiert. Danach wird eine weitere Ionenstrahlätzung ausgeführt, um das Halbleitersubstrat 1 anisotrop zu ätzen. Dabei werden im Halbleitersubstrat 1 Öffnungen 13 ausgebildet. Die Öffnungen 13 haben bevorzugt eine Tiefe von 80 nm, wobei die Tiefe ausgehend von der Substratoberfläche 10 des Halbleitersubstrats 1 gemessen wird.

Die sich ergebende Struktur ist in der 3 dargestellt, die die an der Substratoberfläche 10 des Halbleitersubstrats 1 gebildeten Öffnungen 13 erkennen lässt. Zwischen einander benachbarten Öffnungen 13 sind jeweils Siliziumstege ausgebildet.

Mittels eines Oxidationsschrittes wird auf den freiliegenden Siliziumoberflächen eine Opferoxidschicht 14 gebildet. Bevorzugt werden Opferschichten mehrmals hintereinander aufgewachsen und entfernt. Am Ende verbleibt in jedem Fall eine Opferoxidschicht 14 mit einer Dicke von näherungsweise 3 bis 10 nm auf den davor freiliegenden Siliziumoberflächen. Danach wird auf konforme Weise eine Siliziumnitridschicht abgeschieden, so dass die abgeschiedene Siliziumnitridschicht horizontale und vertikale Abschnitte aufweist. Die horizontalen Abschnitte der abgeschiedenen Siliziumnitridschicht werden entfernt. Dabei werden auf den Seitenwänden der Öffnungen 13 Siliziumnitrid-Spacer 15 ausgebildet. Die Siliziumnitrid-Spacer 15 sind bevorzugt zwischen 4 und 8 nm dick.

Es ergibt sich die Struktur gemäß 4. In der Substratoberfläche 10 des Halbleitersubstrats 1 sind Öffnungen 13 ausgebildet. Die Oberfläche jeder Öffnung 13 ist mit einer Opferoxidschicht 14 bedeckt. Auf den Seitenwänden der Öffnungen 13 sind Siliziumnitrid-Spacer 15 vorgesehen. Am Grabenboden jeder Öffnung 13 ist ein freigelegter Oberflächenabschnitt 15a vorgesehen, in dem die Oberfläche der Öffnung 13 lediglich durch die Siliziumoxidschicht 14 bedeckt ist. Die verbleibenden Abschnitte der Substratoberfläche 10 sind mit der Siliziumnitridschicht 12 bzw. mit den Siliziumnitrid-Spacern 15 bedeckt.

Danach wird ein weiterer Oxidationsschritt ausgeführt, um auf den nicht abgedeckten Siliziumoxid-Oberflächenabschnitten 15a eine weitere Siliziumoxidschicht vorzusehen. Bevorzugt wird ein thermischer Oxidationsschritt ausgeführt. Eine solche thermische Oxidation ist dem einschlägigen Fachmann bekannt. Aufgrund des thermischen Oxidationsschritts wird zur Bildung des entstehenden Siliziumoxids ein Teil des Halbleitersubstrats 1 aufgebraucht. Das führt dazu, dass jedes der aktiven Gebiete 21 in seinem unteren Abschnitt verschmälert wird. Die aktiven Gebiete 21 werden demnach in dem Abschnitt, in dem thermisch Siliziumoxid aufgewachsen wird, schmäler.

Es ergibt sich die in der 5 dargestellte Struktur. Insbesondere ist in einem Bodenabschnitt der Öffnungen 13 eine dicke Siliziumoxidschicht als Isolatormaterialschicht 16 ausgebildet, während die Seitenwände der Öffnungen 13 unverändert geblieben sind. Die Siliziumoxidschicht 16 ist seitlich erweitert, so dass die Weite jedes aktiven Gebiets 21 in einem jeweiligen unteren Abschnitt vergleichsweise schmal ist.

Die Siliziumnitridschicht 12 bzw. die Siliziumnitrid-Spacer 15 werden mittels einer chemischen Nassätzung entfernt. Optional können Implantationsschritte zum Vorsehen von Wannen- und Kanalbereichdotierungen folgen. Die dünne Opferoxidschicht 14 wird entfernt. Optional kann ein weiterer thermischer Oxidationsschritt durchgeführt werden, dem ein Schritt zum Entfernen der aufgewachsenen Oxidschicht 14 folgt, wodurch das aktive Gebiet 21 weiter gedünnt bzw. verschmälert wird. In bekannter Weise wird ein Speicherschichtstapel der Speichereinrichtung vorgesehen. Bevorzugt werden die jeweiligen Schichten dabei durch einen thermischen Oxidationsschritt aufgewachsen oder in bekannter Weise abgeschieden. Beispielsweise umfasst ein solcher Speicherschichtstapel 26 eine untere Grenzschicht 263 bzw. einen unteren Grenzschichtstapel, eine Charge-Trapping-Schicht 262 und eine obere Grenzschicht 261 bzw. einen oberen Grenzschichtstapel. Die untere 263 und obere 261 Grenzschicht (Grenzschichtstapel) unterdrücken eine unbeabsichtigte Abgabe von in der Charge-Trapping-Schicht 262 gespeicherter Ladung. Bevorzugt ist die untere Grenzschicht 263 eine Siliziumdioxidschicht mit einer Dicke von näherungsweise 3,5 nm. Die Charge-Trapping-Schicht 262 ist bevorzugt eine Siliziumnitridschicht mit einer Dicke von näherungsweise 5 nm. Die obere Grenzschicht 261 ist bevorzugt eine Siliziumdioxidschicht mit einer Dicke von näherungsweise 5 nm. Die untere Grenzschicht 263 kann beispielsweise auch eine Siliziumoxidschicht mit einer Dicke von 4 nm, die obere Grenzschicht eine Aluminiumoxidschicht mit einer Dicke von näherungsweise 15 nm sein, der eine Gateelektrode, etwa eine TaN-Elektrode oder eine Gateelektrode aus einem anderen geeigneten Material, etwa einem Material mit hoher Austrittsarbeit, folgt. Gemäß einer weiteren Modifizierung kann ein unterer Grenzschichtstapel eine Mehrzahl von Siliziumoxid- und Siliziumnitridschichten zahl von Siliziumoxid- und Siliziumnitridschichten zur Unterdrückung eines direkten Tunnelns umfassen. Die sich ergebende Struktur ist in der 6 dargestellt.

Wie etwa in der 7A dargestellt, werden an den Enden jedes aktiven Gebiets 21 Auswahltransistoren 30 vorgesehen. Die Auswahltransistoren 30 sind entsprechend den Speicherzellen 20 aufgebaut, umfassen jedoch anstelle eines Speicherschichtstapels eine einfache Gateoxidschicht 32. Zum Ersatz des Speicherschichtstapels 26 durch die Gateoxidschicht 32 wird die gesamte Substratoberfläche 10 mit einer Blockmaske 342 abgedeckt, die vorbestimmte Abschnitte über den Enden der aktiven Gebiete 21 unbedeckt lässt. In den unbedeckten Abschnitten werden die Auswahltransistoren 30 ausgebildet. Demnach werden Blockmaskenöffnungen 34 so positioniert, dass die Auswahltransistor-Abschnitte unbedeckt bleiben. Eine Draufsicht auf die resultierende Struktur ist in der 7A dargestellt, wobei das Speicherzellenfeld mit einer Blockmaske 342 bedeckt ist, die vorbestimmte Abschnitte 34 geöffnet lässt.

Zur Definition der Auswahltransistoren werden danach Ätzschritte zur Entfernung des Speicherschichtstapels ausgeführt, wobei dessen Schichten von den freiliegenden Abschnitten 34 entfernt werden. Insbesondere wird der Speicherschichtstapel 26 entfernt. Nach Entfernen des Fotolacks der Blockmaske 342 wird in den freiliegenden Abschnitten in bekannter Weise eine Gateoxidschicht 32 vorgesehen. Beispielsweise wird eine Gateoxidschicht 32 mit einer Dicke von näherungsweise 3 bis 8 nm auf der freigelegten Oberfläche abgeschieden. Die sich ergebende Struktur ist in der 7B dargestellt. Entsprechend der 7B wird die Gateoxidschicht 32 derart vorgesehen, dass alle aktiven Gebiete der Auswahltransistoren bedeckt werden.

Danach wird über die gesamte Substratoberfläche ein Wortleitungsschichtstapel (Gatestapel) abgeschieden. Der Gatestapel umfasst bevorzugt eine Polysiliziumschicht 41, die mit einer die Substratoberfläche planarisierenden Schichtdicke abgeschieden wird, wobei insbesondere die Fin-Isolationsgräben 19 gefüllt werden. Danach wird ein Metallschichtstapel 42 abgeschieden, wobei der Metallschichtstapel 42 eine Dicke von näherungsweise 30 bis 50 nm aufweist. Bevorzugt umfasst der Metallschichtstapel 42 eine untere Titanschicht, der eine TiN-Schicht folgt, der wiederum eine WNi-Schicht und eine Wolframschicht folgen. Auf dem Metallschichtstapel 42 wird bevorzugt eine Kappenschicht 43 aus Siliziumnitrid Si3N4 oder einem anderen Hartmaskenmaterial abgeschieden. Die Siliziumnitrid-Kappenschicht 43 weist bevorzugt eine Dicke von 40 nm auf.

Die sich ergebende Struktur ist in der 8 dargestellt. Jedes der aktiven Gebiete 21 ist mit einem Speicherschichtstapel 26 bedeckt, dem ein Gatestapel mit einer Polysiliziumschicht 41, einem Metallschichtstapel 42 und einer Kappenschicht 43 folgt. Die Polysiliziumschicht 41 weist eine Dicke von näherungsweise 20 bis 50 nm auf, die bezogen auf den obersten Abschnitt des Speicherschichtstapels 26 gemessen wird.

Wortleitungen werden derart ausgebildet, dass sie sich parallel zur Querschnittsebene von 8 erstrecken. Dazu wird in einem ersten Schritt ein Fotolack auf der Struktur gemäß 8 aufgebracht und mittels einer Linienmaske (lines-spaces) strukturiert. Dabei werden auf der Substratoberfläche Streifen aus dem Fotolack ausgebildet. Die freigelegten Abschnitte des Gatestapels werden mittels bekannter Verfahren geätzt. Bevorzugt wird ein teilreaktiver Ionenstrahlätzschritt ausgeführt, um den Gatestapel, also die Kappenschicht 43, den Metallschichtstapel 42 sowie die Polysiliziumschicht 41, zurückzubilden.

Gemäß einer bevorzugten Ausführungsform wird dabei der Ätzschritt zeitgesteuert, um ihn vor oder auf der oberen Grenzschicht 261 des Speicherschichtstapels 26 enden zu lassen. Nach einer anderen Ausführungsform stoppt der Ätzschritt auf einer der Schichten des Speicherschichtstapels, beispielsweise auf der unteren Grenzschicht 263.

Die resultierende Struktur ist in 9 anhand eines Querschnitts durch einen nicht mit dem Fotolack bedeckten Abschnitt dargestellt. Die Polysiliziumschicht 41 ist soweit zurückgebildet, dass die oberste Schicht des Speicherschichtstapels 26, etwa die obere Grenzschicht 261, beinahe freigelegt wird. Wie der 9 weiter entnommen werden kann, verbleiben auch in den zurückgebildeten Abschnitten remanente Anteile der Polysiliziumschicht in den Fin-Isolationsgräben 19. Demnach bleiben die oberen Abschnitte der Fin-Isolationsgräben 19 mit dem Polysilizium gefüllt. Danach werden bevorzugt ein erster und wahlweise ein (nicht dargestellter) zweiter Spacer ausgebildet, die die Seitenwände der Wortleitungen bedecken. Bevorzugt wird ein erster Spacer 36 derart vorgesehen, dass die Wolframschicht eingekapselt wird. Zusätzlich kann ein zweiter Spacer (nicht dargestellt) vorgesehen werden, um die seitliche Ausdehnung der noch auszubildenden dotierten Abschnitte festzulegen. Der erste 36 und zweite Spacer sind etwa aus Siliziumnitrid. Zur Ausbildung der ersten und zweiten Source/Drain-Bereiche wird eine Ionenimplantation ausgeführt. Dabei werden im Siliziummaterial dotierte Abschnitte ausgebildet, die jeweils an die Oberfläche der in 9 gezeigten Struktur anschließen. Demnach werden sowohl die Polysiliziumschicht 41 als auch die aktiven Gebiete 21 mit Ionen dotiert. Infolge des die Fin-Isolationsgräben 19 noch füllenden, verbliebenen Polysiliziums 41 werden die Ionen von einem Eindringen in die unterhalb der Siliziumoxidschicht 16 liegenden Substratabschnitte abgehalten. Im Ergebnis werden dotierte Abschnitte 35 ausgebildet, wie es in der 10A dargestellt ist. Infolge des Vorhandenseins des restlichen Polysiliziums 41 kann daher die Ionenimplantation so ausgeführt werden, dass die Ionen bis zu einer vergleichsweise großen Tiefe implantiert werden. Beispielsweise kann die Implantationstiefe 40 bis 100 nm, bevorzugt 60 bis 90 nm, betragen.

Die 10B zeigt einen Querschnitt entlang der Schnittlinie III-III der 1B. Der Querschnittsebene verläuft demnach senkrecht zu den Wortleitungen 40. Die dotierten Abschnitte 35 sind zwischen den Wortleitungen 40 angeordnet. Der Wortleitungsschichtstapel hindert die Ionen am Eindringen in die unterhalb der Wortleitungen liegenden Substratabschnitte. Der 10B ist zu entnehmen, dass sich die dotierten Abschnitte 35 bis in eine vergleichsweise große Tiefe erstrecken. Insbesondere kann die Tiefe der dotierten Abschnitte 5 näherungsweise 50 bis 75 nm betragen, wobei die Tiefe auf die Oberkante des jeweiligen aktiven Gebiets 21 bezogen wird.

Danach werden weitere Ätzschritte ausgeführt, wobei das restliche Gatematerial zwischen den Wortleitungen 40 entfernt wird. Insbesondere wird das restliche Polysilizium 41 weggeätzt, wobei ein Ätzschritt zur Entfernung des oberen Abschnitts des Speicherschichtstapels folgt. Im gezeigten Ausführungsbeispiel werden die obere Grenzschicht 261 und die Charge-Trapping-Schicht 262 durch Ätzen entfernt. Als Ergebnis ergibt sich die Struktur gemäß der 11A und 11B. Demnach sind das restliche Polysilizium sowie die oberen Schichten des Speicherschichtstapels 26 im Bereich zwischen den Wortleitungen 40 von der Substratoberfläche 10 entfernt.

Die 11B zeigt einen Querschnitt mit einer Querschnittsebene senkrecht zur Querschnittsebene der 11A. Es ergibt sich aus 11B, dass die oberen Schichten 261, 262 des Speicherschichtstapels von denjenigen Abschnitten entfernt sind, unterhalb welchen die dotierten Abschnitte 35 ausgebildet sind. Eine perspektivische Darstellung der resultierenden Struktur zeigt die 12A.

Eine zweite Ausführungsform der vorliegenden Erfindung geht von der in der 13 dargestellten Struktur aus. Die in der 13 dargestellte Struktur entspricht der in der 4 dargestellten Struktur, so dass an dieser Stelle auf die detaillierte Beschreibung von Verfahrensschritten zur Ausbildung der in der 13 dargestellten Struktur verzichtet wird. Entsprechend der 13 ist die Oberfläche von Öffnungen 13 mit einer Siliziumoxidschicht 14 bedeckt. An den Seitenwänden jeder der aktiven Gebiete 21 ist die Siliziumoxidschicht 14 mit einem Siliziumnitrid-Spacer 15 abgedeckt.

In einem unteren Abschnitt der Öffnungen 13 wird jeweils eine Verlängerung bzw. Vertiefung 17 ausgebildet. Dazu wird zunächst in einem Ätzschritt Siliziumoxid selektiv gegen Siliziumnitrid zurückgebildet. Es folgt eine Siliziumätzung. Die Ätzschritte sind etwa reaktive Ionenstrahlätzprozesse. Im Ergebnis werden Vertiefungen bzw. Verlängerungen 17 mit freiliegenden unteren Seitenwandabschnitten 18 ausgebildet. Die sich ergebende Struktur ist in der 14 dargestellt.

Der untere Abschnitt der jeweiligen Öffnung 13 erstreckt sich in eine größere Tiefe als die Siliziumoxidschicht 14 und der Siliziumnitrid-Spacer 15. Eine thermische Oxidation wird durchgeführt und im unteren Abschnitt der Öffnungen 17 dabei ein thermisches Oxid als Isolatormaterial 16 ausgebildet. Da die unteren Seitenwandabschnitte 18 im vorangegangen Schritt freigelegt wurden, kann dort eine dickere Siliziumoxidschicht 16 aufgewachsen werden. Die Dicke der Siliziumoxidschicht 16 kann etwa 40 bis 60 nm betragen.

Alternativ dazu wird die Siliziumoxidschicht 16 durch eine selektive Oxidabscheidung vorgesehen, der ein thermischer Oxidationsschritt folgt. Gemäß einem solchen selektiven Oxidabscheidungsverfahren wird das Siliziumoxid ausschließlich auf einer Siliziumoberfläche gebildet. Ein solches Verfahren ist etwa eine chemische Dampfphasenabscheidung jeweils unter Zusatz von Ozon mit beispielsweise TEOS (Tetraethylenorthosilan), OMTC (Octamethylcyclotetrasiloxan) oder HMDS (Hexamethyldisiloxan) als Präkursor. Ein solches ozon-aktiviertes Abscheidungsverfahren scheidet Siliziumoxid ausschließlich auf Siliziumoberflächen ab. Nach Abscheidung der Siliziumoxidschicht wird ein thermischer Oxidationsschritt ausgeführt, wobei der Oberflächenabschnitt des Halbleitersubstrats 1 zur Reaktion gebracht wird. Infolge dieser Prozessschritte ergibt sich in vorteilhafter Weise eine Siliziumoxidschicht 16 mit reduzierten mechanischen Spannungen.

Die resultierende Struktur ist in der 15 dargestellt. Wie der 15 zu entnehmen ist, sind einander benachbarte aktive Gebiete 21 jeweils durch einen Fin-Isolationsgraben 19 voneinander isoliert, der in einem unteren Abschnitt eine dicke Siliziumoxidschicht 16 aufweist. Nach der Ausbildung und dem Füllen der Fin-Isolationsgräben 19 werden die Siliziumnitridschicht 12 bzw. die Siliziumnitrid-Spacer 15, etwa durch eine Nassätzung, entfernt. Optional können in der Folge Implantationsschritte zum Vorsehen von Wannen- und/oder Kanalbereichsdotierungen ausgeführt werden. Darauf wird die Siliziumoxidschicht 14 von der Oberfläche entfernt.

Fallweise können weitere thermische Oxidationsschritte durchgeführt werden, denen jeweils ein Schritt zum Entfernen der gerade aufgewachsenen Oxidschicht folgt, wodurch das aktive Gebiet 21 verschmälert wird. Beispielsweise kann eine (nicht dargestellte) Opferschicht mit einer Dicke von näherungsweise 3 nm aufgewachsen und wieder entfernt werden, wobei darüber hinaus Kristalldefekte ausgeheilt werden können.

Es ergibt sich die in der 16 dargestellte Struktur. Benachbarte aktive Gebiete 21 in der Form von Stegen bzw. Rippen oder Finnen sind durch Fin-Isolationsgräben 19 voneinander isoliert, die jeweils in einem unteren Abschnitt mit einem Isolatormaterial 16 gefüllt sind. Ein Speicherschichtstapel, der bevorzugt dem gemäß dem ersten Ausführungsbeispiel entspricht, wird abgeschieden. Beispielsweise wird ein Speicherschichtstapel umfassend eine untere Grenzschicht aus Siliziumdioxid, eine als Charge-Trapping-Schicht fungierende Siliziumnitridschicht und eine obere Grenzschicht aus Siliziumdioxid abgeschieden.

Ähnlich wie oben mit Bezug auf die 7A und 7B beschrieben, wird der Speicherschichtstapel aus denjenigen Abschnitten entfernt, in denen die Auswahltransistoren ausgebildet werden. Eine Gateoxidschicht 32 wird in den Auswahltransistor-Abschnitten ausgebildet. Ein Wortleitungsschichtstapel (Gatestapel) wird abgeschieden, der etwa eine untere Polysiliziumschicht 41, darauf eine Metallschicht oder einen Metallschichtstapel 42 und darauf aufliegend eine Kappenschicht 43, etwa eine Siliziumnitrid-Kappenschicht, aufweist. Ähnlich wie mit Bezug auf die 9 bis 12 bereits beschrieben, wird der Wortleitungsschichtstapel zu Wortleitungen 40 strukturiert. Dotierte Abschnitte 35 werden vorgesehen, wobei erste und zweite Source/Drain-Bereiche ausgebildet werden.

In der 17 ist ein Querschnitt durch die resultierende Struktur dargestellt. Der Gatestapel ist neben, bzw. angrenzend an die aktiven Gebiete 21 vorgesehen. Die Seitenwände der aktiven Gebiete 21 sind senkrecht zur Substratoberfläche 10. Gemäß der zweiten Ausführungsform ist die Siliziumoxidschicht 16, die jeweils den unteren Abschnitt der Fin-Isolationsgräben füllt, dick im Vergleich zur Tiefe der Fin-Isolationsgräben 19. Ein Abstand di zwischen der Oberkante der Stege und der Oberkante der Siliziumdioxidschicht beträgt mindestens 0,5 × dg, wobei dg den Abstand zwischen der Oberkante des jeweiligen Steges und dem Grabenboden der Fin-Isolationsgräben 19 bezeichnet. Bevorzugt ist der Abstand di kleiner als 0,7 × dg.

Gemäß einer dritten Ausführungsform der vorliegenden Erfindung werden die Schritte, die bereits mit Bezug auf die 13 bis 16 beschrieben wurden, ausgeführt. Ausgehend von der in der 16 dargestellten Struktur wird ein Anneal-Schritt in Wasserstoff-Umgebung ausgeführt. Bevorzugt wird der Anneal-Schritt bei einer Temperatur von näherungsweise 800 Grad Celsius über eine Dauer von typischerweise 1 Minute ausgeführt. Dies führt zu einer Abrundung der oberen Kanten der aktiven Gebiete 21. Insbesondere wird als Ergebnis der Minimierung der Oberflächenenergie im Zuge des Anneal-Schritts das Silizium abgerundet, so dass sich aktive Gebiete 21 mit gerundetem oder weitgehend kreisförmigem Querschnitt ergeben.

Es ergibt sich die in der 18 dargestellte Struktur. Die aktiven Gebiete 21 haben im oberen Abschnitt jeweils eine gerundete oder kreisförmige Form. Einander benachbarte aktive Gebiete 21 sind durch Fin-Isolationsgräben 19, die jeweils im unteren Abschnitt mit einem Isolatormaterial 16 gefüllt sind, voneinander isoliert. Anschließend werden die üblichen Verfahrensschritte zur Ausbildung einer Speichereinrichtung ausgeführt. Insbesondere wird in ähnlicher Weise wie oben bereits beschrieben ein Speicherschichtstapel abgeschieden. Der Speicherschichtstapel wird von den den Auswahltransistoren zugeordneten Abschnitten entfernt. In diesen Abschnitten wird anstelle des Speicherschichtstapels eine Gateoxidschicht thermisch aufgewachsen. Ein Gatestapel, der etwa eine Polysiliziumschicht, einen Metallschichtstapel und eine Siliziumnitrid-Kappenschicht aufweist, wird abgeschieden. Ein Querschnitt der resultierenden Struktur ist in der 19 dargestellt. Schließlich werden die Wortleitungen ähnlich der oben beschrieben Art ausgebildet und Implantationsschritte zur Ausbildung erster und zweiter Source/Drain-Bereiche ausgeführt.

Die 20 zeigt einen Querschnitt einer erfindungsgemäßen Speichereinrichtung entlang der Schnittlinie V-V der 1B. Eine Mehrzahl von Transistoren ist in Serie verbunden bzw. hintereinander geschaltet. Zum Auslesen der in einem spezifizierten Transistor 281 abgespeicherten Information werden alle Transistoren 28 einer definierten Speicherzellenkette in geeigneter Weise adressiert und in den leitenden Zustand geschaltet. Die selektierte Speicherzellenkette wird durch Aktivieren eines zugeordneten Auswahltransistors adressiert.

Die erfindungsgemäße Speichereinrichtung kann in unterschiedlichen Zellenfeldkonfigurationen implementiert werden. Insbesondere kann die Erfindung als nicht-flüchtiges Speicherzellenfeld in einer NAND-Struktur ausgeführt werden. Alternativ dazu kann die Erfindung auch innerhalb einer NOR-Architektur ausgeführt werden.

Im Folgenden wird eine erfindungsgemäße nicht-flüchtige Speichereinrichtung innerhalb einer NOR-Architektur beschrieben. Eine Draufsicht auf eine solche Speichereinrichtung vom NOR-Typ ist in der 21 dargestellt. Eine Mehrzahl aktiver Gebiete 21 ist ausgebildet. Fin-Isolationsgräben 19 zur Isolation benachbarter aktiver Gebiete 21 sind vorgesehen. Anders als die in der 7A dargestellten Fin-Isolationsgräben 19 sind die in der 21 dargestellten Fin-Isolationsgräben 19 nicht als fortlaufende Gräben sondern inselartig ausgebildet. Bevorzugt sind die Fin-Isolationsgräben 19 von länglicher Form. Die Fin-Isolationsgräben 19 der jeweils selben Spalte sind voneinander durch dotierte Substratabschnitte 45 getrennt, die eine Source-Leitung ausbilden. Die Wortleitungen 40 sind derart ausgebildet, dass sie die Fin-Isolationsgräben 19 senkrecht schneiden. In jedem der aktiven Gebiete 21 werden zwei benachbarte Speicherzellen ausgebildet, wobei jeweils eine Seite des Speichertransistors einen Abschnitt der Source-Leitung ausbildet und wobei die andere Seite des Speichertransistors mit einem Bitleitungskontakt 51 verbunden ist. Demnach teilen sich jeweils zwei benachbarte Speichertransistoren entweder einen gemeinsamen Bitleitungskontakt 51 oder eine gemeinsame Source-Leitung 45.

Zur Herstellung der in der 21 gezeigten Struktur werden zunächst Fin-Isolationsgräben 19 auf eine Art ausgebildet, wie sie bereits mit Bezug auf die 3 bis 6 dargestellt wurde. Alternativ dazu können auch die mit Bezug auf die 13 bis 17 oder die mit Bezug auf die 18 bis 19 dargelegten Prozessschritte ausgeführt werden. Zur Ausbildung der Fin-Isolationsgräben 19 wird eine Maske mit einem Muster mit länglichen Strukturen bereitgestellt. Entsprechend werden die Fin-Isolationsgräben 19 mit einem Umriss entsprechend einer segmentierten Linie ausgebildet, wie in der 22 dargestellt. Wie sich aus der 22 weiter ergibt, sind die Fin-Isolationsgräben 19 in der Art eines regelmäßigen Rasters, d.h. in Reihen und Spalten, angeordnet. Darauf werden etwa die Prozessschritte gemäß der 8 bis 11B ausgeführt. Insbesondere werden Ionenimplantationsschritte ausgeführt, um dotierte Abschnitte, die die Source- und Drain-Bereiche ausbilden, vorzusehen, wobei auch die Source-Leitung 45 ausgebildet wird.

Die 23 ist eine perspektivische Darstellung eines Ausschnitts einer sich ergebenden Speichereinrichtung, wobei zur übersichtlicheren Darstellung auf die Darstellung der Bitleitungskontakte sowie einer planarisierenden Schicht zwischen einander benachbarten Wortleitungen verzichtet wurde. Die Einfügung im rechten Teil der 23 zeigt die Richtungen, entlang welcher der Querschnitt aufgenommen ist. An der Substratoberfläche 10 des Halbleitersubstrats 1 ist eine Mehrzahl von aktiven Gebieten 21 ausgebildet. Jedes aktive Gebiet 21 hat die Form eines Stegs bzw. einer Rippe oder Finne. Einander benachbarte aktive Gebiete 21 sind durch Fin-Isolationsgräben 19 voneinander isoliert. Die Fin-Isolationsgräben 19 sind jeweils im unteren Abschnitt mit einer Siliziumoxidschicht 16 gefüllt. Über der Siliziumoxidschicht 16 sind eine Charge-Trapping-Schicht 262 sowie eine obere Grenzschicht 261 eines Speicherschichtstapels 26 angeordnet. Wortleitungen 40 erstrecken sich entlang der zweiten Richtung 47. Zwischen benachbarten Wortleitungen 40 sind in den aktiven Gebieten 21 jeweils dotierte Abschnitte 35 ausgebildet. Zwischen einander benachbarten dotierten Abschnitten 35 ist ein Kanalbereich 27 ausgebildet. Die Leitfähigkeit des Kanalbereichs 27 wird durch eine korrespondierende Gateelektrode 4 gesteuert.

Gemäß der in der 23 dargestellten Ausführungsform sind die Fin-Isolationsgräben 19 als längliche Lochgräben ausgeführt. Anders ausgedrückt, sind die Fin-Isolationsgräben 19 demnach nicht als durchgehende Gräben sondern als segmentierte Gräben ausgebildet. Jeder der in der 23 dargestellten Stege weist einen oberen Abschnitt 231 und einen unteren Abschnitt 232 auf. Der untere Abschnitt 232 ist unter dem oberen Abschnitt 231 angeordnet. Der obere Abschnitt 231 weist eine Maximumweite wt und der untere Abschnitt 232 eine Minimumweite wb auf, die jeweils senkrecht zur ersten Richtung 46 gemessen werden. Die Maximumweite wt des oberen Abschnitts 231 ist größer als die Minimumweite wb des unteren Abschnitts 232. Ähnlich der in der 12B gezeigten Struktur beträgt die Tiefe dg eines jeden Fin-Isolationsgrabens 19 bevorzugt 90 bis 200 nm, in besonders bevorzugter Weise 90 bis 130 nm. Die Tiefe dg bemisst sich von der Oberkante 23 eines jeden Steges bis zum Grabenboden 191 des Fin-Isolationsgrabens 19. Bevorzugt wird die Oberkante 192 eines die Fin-Isolationsgräben 19 teilweise füllenden Isolatormaterials 16 in einer auf die Oberkante 23 des jeweiligen Stegs bezogenen Tiefe di vorgesehen, mit di > 0,5 × dg. Bevorzugt erstrecken sich die dotierten Abschnitte 35 von der Oberkante 23 eines jeden Stegs bis zu einer auf die Oberkante 23 bezogenen Tiefe ds mit ds > 0,3 × dg. In besonders bevorzugter Weise ist die Tiefe ds > 0,6 × dg. In weiter bevorzugter Weise erstrecken sich die dotierten Abschnitte von der Oberkante 23 eines jeden Stegs bis mindestens zu einer Tiefe ds, bei der die Weite des Stegs 21 abnimmt.

Wie sich aus der 23 ergibt, weist jeder der Stege eine rechte und eine linke Seitenwand auf, wobei ein Winkel &agr; zwischen der rechten Seitenwand 24 und der Substratoberfläche 10 mindestens 90 Grad beträgt und wobei der Winkel &agr; in der oberen Hälfte des Stegs gemessen wird. Ein Winkel &bgr; zwischen der linken Seitenwand 25 und der Substratoberfläche 10 beträgt ebenfalls mindestens 90 Grad, wobei der Winkel &bgr; in der oberen Hälfte eines jeden Stegs gemessen wird. Die obere Hälfte des Stegs bezieht sich auf den Abschnitt des Stegs, der über der halben Höhe des Stegs angeordnet ist. Jeder Steg weist in einem zur ersten Richtung 46 senkrechten Querschnitt eine obere Oberfläche (Oberkante) 23 und zwei Seitenwände 24, 25 auf. Wie in der Struktur der 12B weist jede der Seitenwände 24, 25 mindestens eine gekrümmte Fläche auf, deren Krümmungsmittelpunkt 193 innerhalb des Halbleitersubstrats 1 in einer zur Substratoberfläche 10 und der ersten Richtung 46 senkrechten Ebene liegt.

1
Halbleitersubstrat
10
Substratoberfläche
11
Siliziumoxidschicht (Kissenoxid)
12
Hartmaskenschicht (Kissennitrid)
13
Öffnung
14
Opferoxidschicht
15
Siliziumnitrid-Spacer
15a
freiliegender Oberflächenabschnitt
16
Isolatormaterial (schicht)
17
vertiefte Öffnung
18
freiliegender Seitenwandabschnitt
19
FIN-Isolationsgraben
191
Grabenboden
192
obere Oberfläche
193
Krümmungsmittelpunkt
20
Speicherzelle
21
aktives Gebiet
22
Steg
23
Oberkante
231
oberer Abschnitt
232
unterer Abschnitt
24
rechte Seitenwand
25
linke Seitenwand
26
Speicherschichtstapel
261
obere Grenzschicht
262
Charge-Trapping-Schicht
263
untere Grenzschicht
27
Kanalbereich
28
Transistor
281
adressierter Transistor
30
Auswahltransistor
31
aktives Gebiet (Auswahltransistor)
32
Gateoxidschicht
33
STI
342
Blockmaske
34
Blockmaskenöffnung
35
dotierter Abschnitt
36
Spacer
37
erster Source/Drain-Bereich
38
zweiter Source/Drain-Bereich
4
Gateelektrode
40
Wortleitung
41
Polysiliziumschicht
42
Metallschichtstapel
43
Kappenschicht
44
gemeinsame Source-Leitung
45
Source-Leitung
46
erste Richtung
47
zweite Richtung
48
Kettenauswahlleitung
49
Masseauswahlleitung
50
Bitleitung
51
Bitleitungskontakt
51a
Öffnung für Bitleitungskontakt


Anspruch[de]
Speichereinrichtung mit:

einer Mehrzahl von in einem Halbleitersubstrat (1) ausgebildeten und sich entlang einer ersten Richtung (46) erstreckenden aktiven Gebiete (21), wobei einander benachbarte aktive Gebiete (21) durch Fin-Isolationsgräben (19) voneinander separiert sind;

einer Mehrzahl von in den aktiven Gebieten (21) ausgebildeten Transistoren mit jeweils einem ersten und einem zweiten Source/Drain-Bereich (37, 38), einem Kanalbereich (27) zwischen dem ersten und dem zweiten Source/Drain-Bereich (37, 38), einer Gateelektrode (4) sowie einem zwischen dem Kanalbereich (27) und der Gateelektrode (4) angeordneten Speicherschichtstapel (26); und

einer Mehrzahl von sich entlang einer die erste Richtung (46) schneidenden zweiten Richtung (47) erstreckenden und jeweils mit einer Mehrzahl von unterschiedlichen aktiven Gebieten (21) zugeordneten Gateelektroden (4) verbundenen Wortleitungen (40);

dadurch gekennzeichnet, dass

die aktiven Gebiete (21) als Stege im Halbleitersubstrat (1) ausgebildet sind, wobei die Wortleitungen (40) und die Speicherschichtstapel (26) auf mindestens zwei Seiten des jeweils zugeordneten aktiven Gebiets (21) angeordnet sind, und jeder der Stege einen oberen Abschnitt (231) und einen unter dem oberen Abschnitt (231) angeordneten unteren Abschnitt (232) aufweist, wobei der obere Abschnitt (231) bezogen auf eine zur ersten Richtung (46) senkrechten Richtung eine Maximumweite aufweist, die größer ist als eine auf die zur ersten Richtung (46) senkrechten Richtung bezogene Minimumweite des unteren Abschnitts (232).
Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Speicherschichtstapel (26) eine Tunnelschicht (263), eine Charge-Trapping-Schicht (262) und eine obere Grenzschicht (261) aufweist. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Tunnelschicht (263) Siliziumdioxid enthält. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Charge-Trapping-Schicht (262) Siliziumnitrid enthält. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Weite eines jeden Stegs im oberen Abschnitt (231) größer ist als im unteren Abschnitt (232). Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jeder Steg im oberen Abschnitt (232) einen kreisförmigen Querschnitt aufweist. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jeder der Stege zwischen einem Grabenboden (191) des jeweiligen Fin-Isolationsgrabens (19) und einer Oberkante (23) des jeweiligen Stegs eine Höhe dg aufweist und der obere Abschnitt (231) eines jeden Stegs sich von der halben Höhe dg bis zur Oberkante (23) des Stegs erstreckt. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Fin-Isolationsgräben (19) eine Tiefe dg von zwischen 90 und 200 nm aufweisen, wobei die Tiefe dg von der Oberkante des jeweiligen Stegs gemessen wird. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Fin-Isolationsgräben (19) eine Tiefe dg von zwischen 90 und 130 nm aufweisen, wobei die Tiefe dg von der Oberkante des jeweiligen Stegs gemessen wird. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jeweils ein unterer Abschnitt der Fin-Isolationsgräben (19) mit einem Isolatormaterial (16) gefüllt ist. Speichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, dass die Fin-Isolationsgräben (19) eine auf die Oberkante (23) des jeweiligen Stegs bezogene Tiefe dg aufweisen und dass eine obere Oberfläche des Isolatormaterials (16) in einer auf die Oberkante (23) des jeweiligen Stegs bezogenen Tiefe di des Fin-Isolationsgrabens (19) vorgesehen ist, für die gilt di > 0,5 × dg. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Fin-Isolationsgräben (19) eine auf die Oberkante (23) des jeweiligen Stegs bezogene Tiefe dg aufweisen und dass die ersten und zweiten Source/Drain-Bereiche (37, 38) sich bis in eine auf die Oberkante des jeweiligen Stegs bezogene Tiefe ds des jeweiligen Stegs erstrecken, für die gilt ds > 0,3 × dg. Speichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die ersten und zweiten Source/Drain-Bereiche (37, 38) sich bis in eine auf die Oberkante des jeweiligen Stegs bezogene Tiefe ds des jeweiligen Stegs erstrecken, für die gilt ds > 0,6 × dg. Speichereinrichtung mit

einer Mehrzahl von in einem Halbleitersubstrat (1) ausgebildeten und sich entlang einer ersten Richtung (46) erstreckenden aktiven Gebiete (21), wobei einander benachbarte aktive Gebiete (21) durch Fin-Isolationsgräben (19) voneinander separiert sind;

einer Mehrzahl von in den aktiven Gebieten (21) ausgebildeten Transistoren mit jeweils einem ersten und einem zweiten Source/Drain-Bereich (37, 38), einem Kanalbereich (27) zwischen dem ersten und dem zweiten Source/Drain-Bereich (37, 38), einer Gateelektrode (4) sowie einem zwischen dem Kanalbereich (27) und der Gateelektrode (4) angeordneten Speicherschichtstapel (26); und

einer Mehrzahl von sich entlang einer die erste Richtung (46) schneidenden zweiten Richtung (47) erstreckenden und jeweils mit einer Mehrzahl von unterschiedlichen aktiven Gebieten (21) zugeordneten Gateelektroden (4) verbundenen Wortleitungen (40);

dadurch gekennzeichnet, dass

die aktiven Gebiete (21) als Stege im Halbleitersubstrat (1) ausgebildet sind, wobei die Wortleitungen (40) und die Speicherschichtstapel (26) auf mindestens zwei Seiten des jeweils zugeordneten aktiven Gebiets (21) angeordnet sind, und

jeder der Stege eine rechte Seitenwand (24) und eine linke Seitenwand (25) aufweist, wobei ein in der oberen Hälfte des jeweiligen Stegs gemessener Winkel &agr; zwischen der rechten Seitenwand (24) des jeweiligen Stegs und der Substratoberfläche (10) mindestens 90 Grad beträgt und wobei ein in der oberen Hälfte des jeweiligen Stegs gemessener Winkel &bgr; zwischen der linken Seitenwand (25) des jeweiligen Stegs und der Substratoberfläche (10) mindestens 90 Grad beträgt.
Speichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass jeweils ein unterer Abschnitt der Fin-Isolationsgräben (19) mit einem Isolatormaterial (16) gefüllt ist. Speichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Fin-Isolationsgräben (19) eine auf die Oberkante (23) des jeweiligen Stegs bezogene Tiefe dg aufweisen und dass die ersten und zweiten Source/Drain-Bereiche (37, 38) sich bis in eine auf die Oberkante des jeweiligen Stegs bezogene Tiefe ds des jeweiligen Stegs erstrecken, für die gilt ds > 0,3 × dg. Speichereinrichtung nach Anspruch 16, dadurch gekennzeichnet, dass die ersten und zweiten Source/Drain-Bereiche (37, 38) sich bis in eine auf die Oberkante des jeweiligen Stegs bezogene Tiefe ds des jeweiligen Stegs erstrecken, für die gilt ds > 0,6 × dg. Speichereinrichtung mit einer Mehrzahl von in einem Halbleitersubstrat (1) ausgebildeten und sich entlang einer ersten Richtung (46) erstreckenden aktiven Gebiete (21), wobei einander benachbarte aktive Gebiete (21) durch Fin-Isolationsgräben (19) voneinander separiert sind;

einer Mehrzahl von in den aktiven Gebieten (21) ausgebildeten Transistoren mit jeweils einem ersten und einem zweiten Source/Drain-Bereich (37, 38), einem Kanalbereich (27) zwischen dem ersten und dem zweiten Source/Drain-Bereich (37, 38), einer Gateelektrode sowie einem zwischen dem Kanalbereich (27) und der Gateelektrode (4) angeordneten Speicherschichtstapel (26); und

einer Mehrzahl von sich entlang einer die erste Richtung (46) schneidenden zweiten Richtung (47) erstreckenden und jeweils mit einer Mehrzahl von unterschiedlichen aktiven Gebieten (21) zugeordneten Gateelektroden (4) verbundenen Wortleitungen (40);

dadurch gekennzeichnet, dass

die aktiven Gebiete (21) als Stege im Halbleitersubstrat (1) ausgebildet sind, wobei die Wortleitungen (40) und die Speicherschichtstapel (26) auf mindestens zwei Seiten des jeweils zugeordneten aktiven Gebiets (21) angeordnet sind und jeder der Stege einen oberen Oberflächenabschnitt entlang einer Oberkante (23) und zwei Seitenwände (24, 25) aufweist, die sich jeweils in einer zur ersten Richtung (46) senkrechten Richtung erstrecken, wobei jeweils beide Seitenwände (24, 25) mindestens eine gekrümmte Oberfläche mit jeweils einer Krümmungsachse aufweisen, die sich jeweils entlang einer zur Substratoberfläche (10) und zur ersten Richtung (46) senkrechten Richtung im Halbleitersubstrat (1) erstrecken.
Speichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass jeweils ein unterer Abschnitt der Fin-Isolationsgräben (19) mit einem Isolatormaterial (16) gefüllt ist. Speichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die Fin-Isolationsgräben (19) eine auf die Oberkante (23) des jeweiligen Stegs bezogene Tiefe dg aufweisen und dass die ersten und zweiten Source/Drain-Bereiche (37, 38) sich bis in eine auf die Oberkante (23) des jeweiligen Stegs bezogene Tiefe ds des jeweiligen Stegs erstrecken, für die gilt ds > 0,3 × dg. Speichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die ersten und zweiten Source/Drain-Bereiche (37, 38) sich bis in eine auf die Oberkante (23) des jeweiligen Stegs bezogene Tiefe ds des jeweiligen Stegs erstrecken, für die gilt ds > 0,6 × dg. Verfahren zur Herstellung einer Speichereinrichtung mittels:

Bereitstellen eines Halbleitersubstrats (1) mit einer Substratoberfläche (10);

Vorsehen von sich entlang einer ersten Richtung (46) erstreckenden und aktive Gebiete (21) begrenzenden Gräben (19) mit jeweils zwei Seitenwänden und einem Grabenboden (191);

Bedecken der Seitenwände mit einer Deckschicht (15);

Ausbilden einer Isolatormaterialschicht (16) auf den Grabenböden der Gräben (19);

Entfernen der Deckschicht (15);

Vorsehen eines Speicherschichtstapels (26) angrenzend an die Seitenwände und der oberen Oberflächenabschnitte der aktiven Gebiete (21), wobei der Speicherschichtstapel (26) die Isolatormaterialschicht (16) bedeckt;

Vorsehen eines mindestens eine leitfähige Schicht (41) aufweisenden Wortleitungsschichtstapels;

Strukturieren des Wortleitungsschichtstapels und des Speicherschichtstapels (26) zur Ausbildung einzelner Wortleitungen (40) und unbedeckter Abschnitte der aktiven Gebiete (21); und

Ausbilden dotierter Bereiche in den aktiven Gebieten (21) zur Formierung von Source/Drain-Bereichen (37, 38).
Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die Ausbildung der Isolatormaterialschicht (16) eine thermische Oxidation beinhaltet. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Ausbildung der Isolatormaterialschicht (16) einen vor der thermischen Oxidation auszuführenden Abscheidungsprozess beinhaltet, bei dem ein Abschnitt der Isolatormaterialschicht (16) selektiv auf einem unbedeckten Abschnitt des Halbleitersubstrats (1) ausgebildet wird. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Ausbilden der dotierten Bereiche einen Ionenimplantationsprozess umfasst, bei dem die Wortleitungen (40) als Implantationsmaske wirken. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Strukturieren des Wortleitungsschichtstapels und des Speicherschichtstapels (26) eine erste und eine zweite Ätzprozesssequenz umfassen, wobei die dotierten Bereiche (37, 38) durch einen nach der ersten Ätzprozesssequenz ausgeführten Ionenimplantationsprozess ausgebildet werden und die zweite Ätzprozesssequenz nach dem Ionenimplantationsprozess ausgeführt wird. Verfahren zur Herstellung einer nicht-flüchtigen Speichereinrichtung vom NAND-Typ gemäß dem Verfahren nach Anspruch 22, wobei der Speicherschichtstapel (26) eine Charge-Trapping-Schicht (262) und eine obere Grenzschicht (261) aufweist, dadurch gekennzeichnet, dass die Charge-Trapping-Schicht (262) und die obere Grenzschicht (261) von ausgewählten Abschnitten der aktiven Gebiete (21) entfernt werden. Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass das Entfernen der Charge-Trapping-Schicht (262) und der oberen Grenzschicht (261) das Vorsehen einer die ausgewählten Abschnitte unbedeckt lassenden Blockmaske (342) sowie das Ätzen der Charge-Trapping-Schicht (262) und der oberen Grenzschicht (261) in den ausgewählten Abschnitten umfasst.






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