Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf MOSFET-Transistoren
und noch allgemeiner auf DMOS-Transistoren mit einer Grabenstruktur.
Hintergrund der Erfindung
DMOS (doppeldiffundierte MOS)-Transistoren sind eine Art von MOSFET
(Metal On Semiconductor Field Effect Transistor), die die Diffusion zur Bildung
der Transistorbereiche nutzen. DMOS-Transistoren werden typischerweise als Leistungs-Transistoren
zur Lieferung von Hochspannungs-Schaltkreisen für integrierte Leistungsschaltkreisanwendungen
eingesetzt. DMOS-Transistoren liefern einen höheren Strom pro Flächeneinheit,
wenn niedrige Durchlassspannungen benötigt werden.
Ein typischer diskreter DMOS-Schaltkreis weist zwei oder mehr einzelne
DMOS-Transistorzellen auf, die parallel gefertigt werden. Die einzelnen DMOS-Transistorzellen
teilen sich einen gemeinsamen Drain-Kontakt (das Substrat), während ihre Source-Kontakte
alle mit Metall kurzgeschlossen sind, und ihre Gate-Kontakte durch Polysilizium
kurzgeschlossen sind. Somit verhält sich der diskrete DMOS-Schaltkreis, obwohl
er aus einer Matrix kleinerer Transistoren aufgebaut ist, so, als wäre er ein
einzelner großer Transistor. Für einen diskreten DMOS-Schaltkreis ist
es wünschenswert, die Leitfähigkeit pro Flächeneinheit zu maximieren,
wenn die Transistormatrix durch das Gate eingeschaltet wird.
Ein spezieller Typ von DMOS-Transistor ist ein sogenannter Graben-DMOS-Transistor,
bei dem der Kanal vertikal gebildet ist, und das Gate in einem sich zwischen Source
und Drain erstreckenden Graben gebildet ist. Der Graben, der mit einer dünnen
Oxidschicht ausgekleidet und mit Polysilizium gefüllt ist, erlaubt einen weniger
eingeengten Stromfluss und liefert dadurch geringere Werte für den spezifischen
Durchlasswiderstand. Beispiele für Graben-DMOS-Transistoren sind in den U.S.
Patenten Nr. 5,072,266, 5,541,425 und 5,866,931 offenbart.
Die Zelldichte in einem konventionellen DMOS-Schaltkreis ist auf etwa
100 M/in2 begrenzt. Diese Dichte entspricht einem Abstand von etwa 2,0
Mikrometern zwischen benachbarten Gräben. Diese Begrenzung wird dadurch bewirkt,
dass die seitlichen Abmessungen der Source-Bereiche der DMOS-Transistoren groß
genug sein müssen, um eine geeignete Diffusion von n-Typ-Ladungsträgern
zu erlauben.
Entsprechend wäre es wünschenswert, einen Graben-DMOS-Schaltkreis
zu schaffen, bei dem die Dichte der Transistorzellen durch Reduzierung der seitlichen
Abmessungen der Source-Bereiche erhöht wird.
Die US-A-5,877,527 offenbart einen DMOS-Transistor gemäß
dem Oberbegriff von Anspruch 1.
Zusammenfassung der Erfindung
Die vorliegende Erfindung gemäß den Ansprüchen liefert
eine Graben-DMOS-Transistorzelle, mit einem Substrat von einem ersten Leitungstyp
und einem Körperbereich auf dem Substrat, der einen zweiten Leitungstyp aufweist.
Wenigstens ein Graben erstreckt sich durch den Körperbereich und das Substrat.
Eine Isolierschicht kleidet den Graben aus, und eine leitfähige Elektrode ist
in den Graben eingebracht und liegt über der Isolierschicht. Ein Source-Bereich
von dem ersten Leitungstyp befindet sich in dem Körperbereich benachbart zu
dem Graben. Der Source-Bereich weist eine erste Schicht und eine über der ersten
Schicht angeordnete zweite Schicht auf. Die erste Schicht hat eine niedrigere Dotierkonzentration
von dem ersten Leitungstyp relativ zur Dotierkonzentration der zweiten Schicht.
Gemäß einem Aspekt der Erfindung erstreckt sich wenigstens
ein Teil der ersten Schicht des Source-Bereichs und im wesentlichen nichts von der
zweiten Schicht in eine Tiefe unterhalb einem oberen Flächenniveau der leitfähigen
Elektrode.
Gemäß einem weiteren Aspekt der Erfindung weist der Körperbereich
einen Kontaktbereich auf, der stärker dotiert ist als ein darunter liegender
Teil des Körperbereichs. Der Kontaktbereich liefert einen elektrischen Kontakt
mit dem darunter liegenden Körperbereich.
Gemäß noch einem weiteren Aspekt der Erfindung ist die erste
Schicht mit Phosphor dotiert, und die zweite Schicht ist mit Arsen dotiert.
Gemäß einer besonderen Ausführungsform der Erfindung
ist die erste Schicht in einer Konzentration zwischen etwa 5 × 1017
und 5 × 1018 cm-3 dotiert, und die zweite Schicht ist
in einer Konzentration zwischen etwa 4 × 1019 und 8,0 × 1019
cm-3 dotiert.
Kurze Beschreibung der Zeichnungen
1 zeigt eine Draufsicht, die eine einzelne Zelle eines
konventionellen Graben-DMOS-Transistors darstellt.
2 zeigt eine schematische Querschnittsansicht der in
1 gezeigten DMOS-Transistorzelle entlang Linie A-A'.
3 zeigt eine schematische Querschnittsansicht
eines gemäß der vorliegenden Erfindung aufgebauten Graben-DMOS-Transistors.
4(a)-4(f) stellen eine Folge von Prozessschritten
zur Bildung eines Graben-DMOS-Transistors dar.
Eingehende Beschreibung
1 zeigt eine Draufsicht einer einzelnen konventionellen
Graben-DMOS-Transistorzelle 50. Wie man im Querschnitt von 2
sehen kann, wird die Transistorzelle 50 aus zwei einzelnen DMOS-Transistoren
20 und 22 gebildet, die sich benachbart zueinander befinden. In
dieser speziellen Ausführungsform der Erfindung ist die Transistorzelle
50 im Querschnitt von rechtwinkliger Form. Die Transistoren 20
und 22 sind auf einem n+-Substrat 100 gebildet, auf
dem eine leicht n-dotierte epitaxiale Schicht 104 aufgewachsen ist. Für
jeden in der dotierten epitaxialen Schicht 104 gebildeten Transistor ist
ein Körperbereich 116 von entgegensetzter Leitfähigkeit vorgesehen.
Der Körperbereich 116 weist ein stark dotierten Kontaktbereich
116a auf, der einen elektrischen Kontakt mit dem darunter liegenden Körperbereich
für die darüber liegende Metallisierungsschicht liefert. Eine n-dotierte
epitaxiale Schicht 140, die über dem meisten des Körperbereichs
116 liegt (außer dem Kontaktbereich 116a), dient als Source.
Jeder Transistor weist auch einen rechtwinklig geformten Graben 124 in
den epitaxialen Schichten auf, welcher an der oberen Fläche der Struktur offen
ist und den Umfang der Transistorzelle definiert. Eine Gate-Oxidschicht
130 kleidet die Seitenwände des Grabens 124 aus. Der Graben
124 ist mit Polysilizium aufgefüllt, d.h. polykristallinem Silizium.
Eine Drain-Elektrode ist mit der hinteren Fläche des Halbleiter-Substrats
100 verbunden, eine Source-Elektrode ist mit den beiden Source-Bereichen
140 und dem Körperbereich 116 verbunden, und eine Gate-Elektrode
ist mit dem Polysilizium verbunden, das den Graben 124 auffüllt.
Wie angegeben hat der in 1 und
2 gezeigte MOSFET sein Gate in einem vertikal ausgerichteten
Graben positioniert. Diese Struktur wird oft als vertikaler Graben-DMOSFET bezeichnet.
Sie ist "vertikal", da der Drain-Kontakt auf der hinteren oder unteren Seite des
Substrats erscheint, und da der Kanalstromfluss von Source zu Drain in etwa vertikal
ist. Dies minimiert den höheren Widerstand, der mit gebogenen oder gekrümmten
Wegen oder mit der störenden Feldeffekt-Struktur verbunden ist. Die Vorrichtung
ist auch doppeldiffundiert (angegeben durch den ersten Buchstaben "D"), da der Source-Bereich
in das epitaxiale Material auf einem Teil des vorher diffundierten Körperbereichs
vom umgekehrten Leitfähigkeitstyp diffundiert ist. Diese Struktur verwendet
den Seitenwandbereich des Grabens für die Stromsteuerung durch das Gate und
hat damit zugeordnet einen im wesentlichen vertikalen Stromfluss. Wie oben erwähnt
ist diese Anordnung insbesondere für die Verwendung als Leistungs-Schalttransistor
geeignet, wobei der durch einen gegebenen Silizium-Querbereich geführte Strom
zu maximieren ist.
Es sollte angemerkt werden, dass für die Grundfunktion des Transistors
die Transistorzelle 50 keine rechtwinklige Form haben muss, sondern allgemeiner
eine Polygonform haben kann. Jedoch sind eine regelmäßige rechtwinklige
Form und eine regelmäßige Hexagonalform am vorteilhaftesten für Layoutzwecke.
Alternativ kann die Transistorzelle anstatt einer geschlossenen Zellengeometrie
wie in den Figuren dargestellt eine offene oder Streifengeometrie aufweisen. Beispiele
von diversen Transistorzellengeometrien sind in den oben erwähnten Druckschriften
gezeigt.
Wie oben erwähnt ist die Zelldichte in einem konventionellen
DMOS-Schaltkreis auf etwa 100 M/in2 begrenzt. Diese Begrenzung entsteht
aus folgendem Grund. Während des Herstellungsprozesses wird das den Graben
ausfüllende Polysilizium 124 geätzt, um seine Dicke zu optimieren
und den Teil der Gate-Oxidschicht 130 freizulegen, der sich über die
Oberfläche des Körpers 116 erstreckt. Es ist jedoch schwierig,
eine Polysilizium-Schicht 124 zu erhalten, die über ihre Oberfläche
gleichförmig dick ist, da sowohl der Polysilizium-Abscheideprozess als auch
der Ätzprozess schwer genau zu steuern sind. Als Ergebnis, wie in
2 gezeigt, ist Oberfläche der den Graben ausfüllenden
Polysilizium-Schicht 124 typischereise unter dem Oberflächenniveau
der benachbarten Source-Bereiche 140. Es ist jedoch wichtig, dass die Source-Bereiche
140 das den Graben ausfüllende Polysilizium 124 vertikal
überlappen, um sicherzustellen, dass ein ständiger leitfähiger Weg
von Source nach Drain besteht. Das heißt, der Source-Bereich 140 sollte
sich bis zu einer Tiefe unterhalb des Oberflächenniveaus des Polysiliziums
124 erstrecken. Um sicherzustellen, dass eine derartige Überlappung
vorliegt, muss die Tiefe der Source-Bereiche 140 größer sein,
als es sonst der Fall wäre, falls die Oberfläche der Polysilizium-Schicht
auf dem gleichen Niveau wie die Oberfläche der Source-Bereiche 140
wäre. Da die Dicke der Source-Bereiche 140 erhöht werden muss,
vergrößern sich ihre seitlichen Abmessungen ebenso um einen entsprechenden
Betrag. Diese Zunahme der seitlichen Abmessungen entsteht, weil die n-Nyp-Dotiermittel
in alle Richtungen diffundieren, und wenn die Dotiermittel in eine größere
Tiefe diffundieren, diffundieren sie auch einen größeren Weg in seitlicher
Richtung. Entsprechend ist die Dichte der Transistorzellen, die auf einem einzelnen
Substrat hergestellt werden können, durch die seitlichen Abmessungen der Source-Bereiche
140 begrenzt.
Gemäß der vorliegenden Erfindung können die
seitlichen Abmessungen der Source-Bereiche durch Vorsehen eines Source-Bereichs
reduziert werden, der aus zwei Teilen mit unterschiedlichen Dotiermittelkonzentrationen
besteht. 3 zeigt eine Ausführungsform der Erfindung,
die eine schwach n-dotierte epitaxiale Schicht 204 auf einem stark n-dotierten
Substrat aufweist. Der Graben-DMOS-Transistor weist einen p-dotierten Körperbereich
216 mit dem Kontaktbereich 216a, n-dotierte Source-Bereiche
240 und einen mit Polysilizium aufgefüllten Graben 224 auf,
der mit einer Gate-Oxidschicht 230 ausgekleidet ist. Die Drain-, Source-
und Gate-Elektroden sind in konventioneller Weise vorgesehen.
Wie man in 3 sieht, bestehen die Source-Bereiche
240 aus einer schwach n-dotierten Schicht 241, über der eine
stark n-dotierte Schicht 243 gebildet ist. Beispielsweise ist in einer
Ausführungsform der Erfindung die schwach dotierte Schicht 241 in
einer Konzentration von etwa 1 × 1018 cm-3 dotiert, und
die stärker dotierte Schicht 243 ist in einer Konzentration von etwa
5 × 1019 cm-3 dotiert. Die schwach n-dotierte Schicht
241 dient dazu, das den Graben ausfüllende Polysilizium
224 vertikal zu überlappen, so dass der Kanal einen durchgehenden
leitfähigen Weg bildet, während die stark n-dotierte Schicht
243 als primäre Schicht dient, in der die Diffusion stattfindet. Da
die effektive Dicke des Source-Bereichs, in dem die Diffusion stattfindet, jetzt
relativ zur Dicke des Source-Bereichs in einem konventionellen Graben-DMOS-Transistor
wie dem in 2 gezeigten reduziert ist, können die
seitlichen Abmessungen der Source-Bereiche um einen entsprechenden Betrag reduziert
werden. Beispielsweise ist gezeigt worden, dass die vorliegende Erfindung den Abstand
zwischen benachbarten Gräben auf etwa 1,3 Mikrometer reduzieren kann, was einer
Zelldichte of etwa 200 M Zellen/in2 entspricht.
Zunächst könnte geschlossen werden, dass der Durchlasswiderstand
des erfindungsgemäßen Graben-DMOS-Transistors größer ist als
der eines konventionellen Graben-DMOS-Transistors. Jedoch stellt sich heraus, dass
dies nicht der Fall ist, da die gesamte schwach n-dotierte Source-Schicht
241 in einem Akkumulationsmodus arbeitet, wenn das Bauelement eingeschaltet
ist.
Der in 3 gezeigte erfindungsgemäße
DMOS-Bauelement kann in einer konventionellen Prozesstechnik hergestellt werden.
Während im folgenden eine Prozesstechnik beschrieben wird, sollte angemerkt
werden „ dass die Herstellung der vorliegenden Erfindung nicht auf diese
Technik beschränkt ist, welche lediglich als Beispiel vorgestellt wird.
4(a)-4(f) zeigen eine Reihe beispielhafter Schritte,
die durchgeführt werden, um das in 2 gezeigte
DMOS-Bauelement zu bilden. In 4(a) ist eine N-dotierte epitaxiale
Schicht 404 auf einem konventionellen N+-dotierten Substrat
400 aufgewachsen. Die epitaxiale Schicht 404 ist typischerweise
5,5 Mikrometer dick bei einem 30 V-Bauelement. Danach wird der P-Körperbereich
416 in einem Implantations- und Diffusionsschritt gebildet. Da das P-Körper-Implantat
gleichförmig über dem Substrat ist, wird keine Maske benötigt. Die
P-Körperbereiche sind aus Bor, implantiert bei 40 bis 60 KeV mit einer Dosierung
von etwa 5,5 × 1013/cm3.
In 4(b) ist eine Maskenschicht durch Bedecken der
Oberfläche der epitaxialen Schicht 404 mit einer Oxidschicht gebildet,
welche dann konventionell freigelegt und strukturiert wird, wodurch Maskierungsteile
420 überbleiben. Die Maskierungsteile 420 werden zur Definition
der Position der Gräben benutzt. Die Gräben 424 werden durch
die Maskenöffnungen mit reaktivem Ionenätzen bis zu einer Tiefe, die typischerweise
im Bereich von 1,5 bis 2,5 Mikrometer liegt, trockengeätzt.
In 4(c) sind die Seitenwände jedes Grabens geglättet.
Zunächst kann eine chemische Trockenätzung verwendet werden, um eine dünne
Schicht von Oxid (typischerweise etwa 500-1000 Angström) von den Grabenseitenwänden
zu entfernen, um Schäden durch den reaktiven Ionenätzungsprozess zu beseitigen.
Danach wird eine Siliziumdioxid-Opferschicht 450 über den Gräben
424 und den Maskierungsteilen 420 aufgewachsen. Die Opferschicht
450 ebenso wie die Maskierungsteile 420 werden entweder durch
eine Pufferoxidätzung oder eine HF-Ätzung entfernt, so dass die resultierenden
Grabenseitenwände so eben wie möglich sind.
Wie in 4(d) gezeigt, wird dann die Gate-Oxidschicht
430 auf der gesamten Struktur abgeschieden, so dass sie die Grabenwände
und die Oberfläche des p-Körpers 416 bedeckt. Die Gate-Oxidschicht
430 hat typischerweise eine Dicke im Bereich von 500-800 Angström.
Danach werden die Gräben 424 mit Polysilizium 452 aufgefüllt,
d.h. mit polykristallinem Silizium. Vor der Abscheidung wird das Polysilizium typischerweise
mit Phosphorchlorid dotiert oder mit Arsen oder Phosphor implantiert, um seinen
spezifischen elektrischen Widerstand zu reduzieren, typischerweise innerhalb des
Bereichs von 20 Ohm/m. In einigen Ausführungsformen der Erfindung kann das
Polysilizium in einem zweistufigen Prozess abgeschieden werden. In der ersten Stufe
wird eine Schicht von undotiertem Polysilizium abgeschieden, um die Seitenwände
der Gräben auszukleiden. Auf die undotierte Polysilizium-Schicht folgt die
Abscheidung einer Schicht von dotiertem Polysilizium. Typischerweise ist die Dicke
der dotierten Polysilizium-Schicht größer als die Dicke der undotierten
Polysilizium-Schicht. Beispielsweise kann das Verhältnis der Dicke der dotierten
Polysilizium-Schicht zu der der undotierten Polysilizium-Schicht
7:1 sein, bei einer Gesamtdicke von etwa 8.000 Angström. Die undotierte Polysilizium-Schicht
wird vorzugsweise als Pufferschicht verwendet, die das Eindringen von Dotiermittelmaterial
durch die Gate-Oxidschicht und in den p-Körper hemmt.
In 4(e) wird die Polysilizium-Schicht 452
geätzt, um ihre Dicke zu optimieren und den Teil der Gate-Oxidschicht
430 freizulegen, der sich über die Oberfläche des p-Körpers
416 erstreckt. Danach wird ein Fotolack-Maskierungsprozess angewendet,
um eine strukturierte Maskierungsschicht 460 zu bilden. Die strukturierte
Maskierungsschicht 460 definiert die Source-Bereiche 440. Die
Source-Bereiche 440 werden dann durch zwei Implantationsschritte und einen
Diffusionsschritt gebildet. Beispielsweise können die Source-Bereiche mit Phosphor
bei 200 KeV mit einer Dosierung zwischen etwa 5 × 1017 und 1 ×
1018 cm-3 implantiert werden. Arsen kann dann bei 80 KeV mit
einer Dosierung zwischen etwa 4 × 1019 und 8,0 × 1019
implantiert werden. Nach dem Implantieren wird der Phosphor in eine Tiefe von etwa
0,45 Mikrometer diffundiert. Das Arsen kann wegen seines kleinen Diffusionskoeffizienten
und der kleinen Implantationsenergie in eine Tiefe von nur etwa 0,15 Mikrometer
diffundiert werden. Somit weist der resultierende Source-Bereich eine schwach dotierte
Schicht mit Phosphor auf, über der eine stärker dotierte Schicht mit Arsen
abgeschieden wird. Schließlich wird die Maskierungsschicht 460 in
konventioneller Weise entfernt, um die in 4(f) gezeigte Struktur
zu bilden.
Der Graben-DMOS-Transistor wird in konventioneller Weise durch Bilden
und Strukturieren einer BPSG-Schicht über der Struktur vervollständigt,
um den Source- und Gate-Elektroden zugeordnete BPSG-Bereiche zu definieren. Ebenso
wird eine Drain-Kontaktschicht auf der Bodenfläche des Substrats gebildet.
Schließlich wird eine Padmaske verwendet, um Padkontakte zu definieren.
Obwohl diverse Ausführungsformen hier besonders dargestellt und
beschrieben werden, wird man verstehen, dass Modifikationen und Variationen der
vorliegenden Erfindung durch obige Lehre abgedeckt sind und innerhalb des Geltungsbereichs
der beigefügten Ansprüche liegen, ohne vom Bereich der Erfindung abzuweichen.
Beispielsweise kann das Verfahren nach der vorliegenden Erfindung dazu verwendet
werden, einen Graben-DMOS zu bilden, bei dem die Leitfähigkeiten der diversen
Halbleiterbereiche gegenüber den hier beschriebenen umgekehrt sind.