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Dokumentenidentifikation DE69837585T2 03.01.2008
EP-Veröffentlichungsnummer 0000903784
Titel Verbesserte Techniken zur Bildung elektrisch programmierbarer Sicherungen auf einer integrierten Schaltung
Anmelder Qimonda AG, 81739 München, DE
Erfinder Weigand, Peter, 82008 Unterhaching, DE;
Tobben, Dirk, Fishkill, NY 12524, US
DE-Aktenzeichen 69837585
Vertragsstaaten DE, FR, GB, IE, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 04.07.1998
EP-Aktenzeichen 981124340
EP-Offenlegungsdatum 24.03.1999
EP date of grant 18.04.2007
Veröffentlichungstag im Patentblatt 03.01.2008
IPC-Hauptklasse H01L 23/525(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
ALLGEMEINER STAND DER TECHNIK

Die vorliegende Erfindung betrifft die Herstellung von Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere verbesserte Techniken zum Herstellen von elektrisch durchschmelzbaren Fuses auf einem Halbleitersubstrat.

Fuses werden seit langem in integrierten Schaltungen verwendet. Eine Fuse umfaßt in der Regel einen Fuseabschnitt, der aus einem Fusematerial ausgebildet ist, das über verschiedene Mechanismen in einen nichtleitenden Zustand versetzt werden kann. Wenn sich die Fuse in ihrem leitenden Zustand befindet, kann ein elektrischer Strom durch den Fuseabschnitt fließen. Wenn die Fuse durchgeschmolzen wird, d.h. nichtleitend wird, wird ein offener Kreis erzeugt, durch den sehr wenig Strom, wenn überhaupt, fließen kann.

Zu beispielhaften Verwendungen von Fuses zählen beispielsweise das Schützen von empfindlichen Abschnitten der integrierten Schaltung während der Herstellung, um zu verhindern, daß ein Ladungsaufbau die empfindlichen Elektronikbauelemente darauf beschädigt. Nachdem die integrierte Schaltung hergestellt ist, kann die Fuse durchgeschmolzen werden, um den Stromweg zu durchtrennen, und der resultierende IC kann so verwendet werden, als wenn der Stromweg niemals existierte. Fuses können beispielsweise auch dazu verwendet werden, die Adressbits eines redundanten Elements in einem DRAM-(dynamischer Direktzugriffsspeicher)-Array zu setzen, um der Decodierschaltung die Adresse des fehlerhaften Hauptspeicherarrayelements zu spezifizieren. Mit dem von den Fuses gelieferten Informationen kann das redundante Element dann dazu verwendet werden, das fehlerhafte Hauptspeicherarrayelement zu ersetzen.

Wenngleich es heutzutage viele Fusedesigns gibt, haben zwei Arten von Fuses weite Akzeptanz gefunden: laserdurchschmelzbare Fuses und elektrisch durchschmelzbare Fuses. Bei laserdurchschmelzbaren Fuses werden die Fuses in der Regel an oder in der Nähe der Oberfläche der integrierten Schaltung ausgebildet. Ein auf das Fusematerial auftreffender Laserstrahl macht den Fuseabschnitt nichtleitend, wodurch verhindert wird, daß Strom hindurchfließt. Wenngleich laserdurchschmelzbare Fuses relativ leicht hergestellt werden können, gibt es Nachteile. Beispielsweise sind die laserdurchschmelzbaren Fuses im allgemeinen oberflächenorientiert, was dem Design des IC eine Beschränkung auferlegt. Zudem belegen laserdurchschmelzbare Fuses im allgemeinen eine große Menge Raum auf der IC-Oberfläche, da benachbarte Fuses oder Bauelemente nicht zu eng an der Fuse plaziert werden dürfen oder aber riskieren, von dem Laserstrahl während der Fusesetzoperation unbeabsichtigt beschädigt zu werden.

Elektrisch durchschmelzbare Fuses müssen andererseits nicht an oder in der Nähe der Oberfläche der integrierten Schaltung plaziert werden. Dementsprechend geben sie den Designern größere Freiheit bei der Fuseplazierung. Im allgemeinen sind sie kleiner als laserdurchschmelzbare Fuses, wodurch sie sich in hohem Maße für den Einsatz in modernen hochdichten integrierten Schaltungen eignen.

Bei einer typischen, elektrisch durchschmelzbaren Fuse ist der Fuseabschnitt, in der Regel aus einem Material ausgebildet, das seinen Zustand von leitend zu nichtleitend ändert, wenn ein einen vordefinierten Schwellwert übersteigender Strom hindurchgeschickt wird, in der Regel in einem dielektrischen Mikrohohlraum angeordnet, d.h. einer abgedichteten hohlen Kammer in einer dielektrischen Schicht. Der Mikrohohlraum selbst wird in der Regel in einem mehrstufigen Prozeß ausgebildet, was herkömmlicherweise im Stand der Technik einen oder mehrere Photolithographieschritte erfordert.

Zur Erleichterung der Erörterung veranschaulichen 1 und 2 den Prozeß nach dem Stand der Technik zum Ausbilden einer elektrisch durchschmelzbaren Fuse. Unter anfänglicher Bezugnahme auf 1 ist ein Fuseabschnitt 102 auf einem Substrat 104 angeordnet gezeigt. Der Fuseabschnitt 102 umfaßt in der Regel einen aus einem geeigneten Fusematerial wie etwa einem dotierten Polysilizium oder Metall hergestellten Leiter. Aus Gründen, die in Kürze offenbart werden, ist der Fuseabschnitt in der Regel mit einer Siliziumnitridschicht verkappt.

Wie erwähnt, ist der Fuseabschnitt 102 so bemessen und konfiguriert, daß, wenn ein einen vordefinierten Stromwert übersteigender Strom durch den Fuseabschnitt 102 fließt, er in einen nichtleitenden Zustand wechselt, um im wesentlichen zu verhindern, daß Strom danach durchfließt. Das Substrat 104 stellt in der Regel eine Oxidschicht dar und kann beliebige andere Strukturen der integrierten Schaltung enthalten. Beispielsweise und nicht als Einschränkung kann das Substrat 104 ein Gateoxid oder sogar eine beliebige Oxidschicht über einem STI-(Shallow Trench Isolation – flache Grabenisolation)-Bereich darstellen. Über dem Fuseabschnitt 102 wird eine weitere Oxidschicht 106 konform abgeschieden. Eine Siliziumnitridschicht 108 wird dann über der Oxidschicht 106 abgeschieden.

Über der Siliziumnitridschicht 108 wird eine Photolackschicht 110 abgeschieden und strukturiert, um eine Öffnung 112 auszubilden. Die strukturierte Photolackmaske 110 wird dann verwendet, um durch die Siliziumnitridschicht 108 hindurchzuätzen, damit ein Abschnitt der Oxidschicht 106 übendem Fuseabschnitt 102 exponiert wird. Nach dem Ausbilden einer Öffnung in der Siliziumnitridschicht 108 wird eine nachfolgende isotrope Ätzung vorgenommen, um den Mikrohohlraum herzustellen. Wie offensichtlich ist, wirkt die Siliziumnitridschicht 108 des isotropen Ätzens und des Mikrohohlraums 202 als eine Hartmaske.

In 2 ist der Mikrohohlraum 202 isotrop aus der Oxidschicht 106 durch die Öffnung in der Siliziumnitridschicht 108 geätzt worden. Das Mikrohohlraumätzen verwendet bevorzugt einen Ätzprozeß, der sowohl gegenüber dem Linermaterial des Fuseabschnitts 102 als auch der Siliziumnitridschicht 108 selektiv ist.

Nach der Ausbildung des Mikrohohlraums 202 wird dann eine Plugschicht 206, z.B. eine weitere Oxidschicht, abgeschieden. Der Abscheidungsprozeß, der die Plugschicht 206 ausbildet, ist derart, daß die Öffnung in der Siliziumnitridschicht mit dem Plugmaterial verschlossen wird, während der Mikrohohlraum 202 hohl bleibt. Somit ist der Fuseabschnitt 102 im wesentlichen nach der Abscheidung der Plugschicht 206 innerhalb des Mikrohohlraums 202 eingeschlossen. Dementsprechend wird etwaiges Teilchenmaterial, das möglicherweise entsteht, wenn der Fuseabschnitt 102 durchgeschmolzen wird, innerhalb des Mikrohohlraums 202 eingeschlossen gehalten, wodurch jede Möglichkeit einer Teilchenkontamination der IC-Oberfläche auf ein Minimum reduziert oder im wesentlichen eliminiert wird.

Es hat sich jedoch herausgestellt, daß der herkömmliche Prozeß des Ausbildens einer elektrisch durchschmelzbaren Fuse 100 einige Nachteile aufweist. Insbesondere erfordert die bisherige Technik zum Ausbilden elektrisch durchschmelzbarer Fuses mindestens einen Photolithographieschritt zum Strukturieren einer Hartmaske aus der Siliziumnitridschicht 108. Wie der Fachmann weiß, ist Photolithographie ein aufwendiger Prozeß und ist deshalb unter einem Kostenaspekt im allgemeinen unerwünscht. Zudem wird, wenn die Dichte der integrierten Schaltung zunimmt und ihre Strukturmerkmalsgrößen abnehmen, eine genaue Ausrichtung problematisch. Als Beispiel: Wenn die Breite des Fuseabschnitts 102 abnimmt und die benachbarten Fuses und/oder Bauelemente enger zusammengepackt werden, wird die genaue Ausrichtung der Öffnung 112 in der Photolackschicht 110 auf den Fuseabschnitt 102 zunehmend schwierig. Diese und andere, von dem Photolithographieschritt präsentierten Herausforderungen machen die Herstellung von elektrisch durchschmelzbaren Fuses 100 unnötig teuer und in einigen Fällen sogar prohibitiv teuer.

Angesichts des oben Gesagten gibt es erwünschte verbesserte Techniken zum Herstellen elektrisch durchschmelzbarer Fuses. Insbesondere gibt es erwünschte verbesserte Techniken zum Ausbilden elektrisch durchschmelzbarer Fuses, die nicht den Einsatz eines Photolithographieschritts zum Ausbilden einer Hartmaske für die nachfolgende Mikrohohlraumätzung erfordern.

Aus dem Patentabstract of Japan 01-295439 ist das Ausbilden eines Hohlraums zumindest am oberen Teil oder unteren Teil eines schmalen Gebiets bekannt, das als Teil einer Verdrahtungsschicht einer Fuse vorgesehen ist.

Aus US 4,675,984 ist ein Verfahren zum Exponieren nur der oberen Oberfläche eines schmalen Mesa bekannt, wobei eine Schutzschicht sehr präzise auf einem sehr schmalen Mesa für das spätere Dotieren von Bereichen neben dem Mesa, ohne das Mesa selbst zu dotieren, ausgebildet werden kann. Eine Variation der Erfindung beinhaltet das Ausbilden einer Öffnung direkt über dem schmalen Mesa, so daß ein Kontakt nur an der oberen Oberfläche des Mesa hergestellt werden kann oder der obere Abschnitt des Mesa unabhängig von Oberflächen neben dem Mesa dotiert werden kann.

KURZE DARSTELLUNG DER ERFINDUNG

Die Erfindung betrifft ein Verfahren zur Herstellung einer elektrisch durchschmelzbaren Fuse auf einem Halbleitersubstrat. Das Verfahren beinhaltet das Ausbilden eines Fuseabschnitts auf dem Halbleitersubstrat. Der Fuseabschnitt ist so konfiguriert, daß er im wesentlichen nichtleitend wird, wenn ein einen vorbestimmten Strompegel übersteigender Strom durch den Fuseabschnitt fließt. Das Verfahren beinhaltet auch das Abscheiden einer im wesentlichen konformen ersten Schicht aus dielektrischem Material über dem Fuseabschnitt und Abscheiden einer zweiten Schicht aus dielektrischem Material über der ersten Schicht, wobei die erste Schicht und die zweite Schicht dadurch einen Vorsprung aus dielektrischem Material über dem Fuseabschnitt ausbilden. Die zweite Schicht umfaßt ein Material, zu dem die erste Schicht selektiv geätzt werden kann.

Das Verfahren beinhaltet weiterhin das Durchführen eines chemisch-mechanischen Polierens auf dem Vorsprung zum Ausbilden einer Öffnung durch die zweite Schicht. Enthalten ist auch das Ätzen eines Abschnitts der ersten Schicht auf im wesentlichen isotrope Weise durch die Öffnung zum Ausbilden eines Mikrohohlraums um den Fuseabschnitt herum. Das Ätzen ist im wesentlichen selektiv zu der zweiten Schicht und dem Fuseabschnitt. Enthalten ist außerdem das Abscheiden einer im wesentlichen konformen dritten Schicht aus dielektrischem Material über der zweiten Schicht, wodurch die Öffnung in der zweiten Schicht geschlossen wird.

Bei einer Ausführungsform betrifft die Erfindung ein Verfahren wie oben beschrieben, wobei die zweite Schicht aus dielektrischem Material konform über der ersten Schicht abgeschieden wird.

Diese und weitere Merkmale der vorliegenden Erfindung werden unten in der ausführlichen Beschreibung der Erfindung und in Verbindung mit den folgenden Figuren ausführlicher beschrieben.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird beispielhaft und nicht als Einschränkung in den Figuren der beiliegenden Zeichnungen veranschaulicht, in denen sich gleiche Bezugszahlen auf ähnliche Elemente beziehen. Es zeigen:

1 und 2 zur Erleichterung der Erörterung die herkömmliche bisherige Technik zum Ausbilden einer elektrisch durchschmelzbaren Fuse auf einem IC,

3, 4, 5 und 6 gemäß einem Aspekt der vorliegenden Erfindung die verbesserte Technik zum Ausbilden einer elektrisch durchschmelzbaren Fuse auf einem IC,

7 gemäß einem Aspekt der vorliegenden Erfindung die Schritte zum Ausbilden der elektrisch durchschmelzbaren Fuse von 6.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung wird nun unter Bezugnahme auf einige wenige Ausführungsformen davon, wie in den beiliegenden Zeichnungen dargestellt, ausführlich beschrieben. In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, damit man ein eingehendes Verständnis der vorliegenden Erfindung erlangt. Für den Fachmann ist jedoch offensichtlich, daß die vorliegende Erfindung ohne einige oder alle diese spezifischen Details ausgeübt werden kann. In anderen Fällen sind wohlbekannte Prozeßschritte und/oder Strukturen nicht ausführlich beschrieben worden, um die vorliegende Erfindung nicht unnötig zu verdunkeln.

Nach einer Ausführungsform werden Techniken bereitgestellt zum Ausbilden von in einem IC verwendeten elektrisch durchschmelzbaren Fuses. Ein derartiger IC enthält einen Direktzugriffsspeicher (RAM), einen dynamischen Direktzugriffsspeicher (DRAM), einen synchronen DRAM (SDRAM) und einen Festwertspeicher (ROM). Zu anderen Arten von ICs zählen applikationsspezifische integrierte Schaltungen (ASICs) oder eine beliebige Logikschaltung. In der Regel sind mehrere ICs parallel auf dem Wafer ausgebildet. Nach dem Abschluß der Bearbeitung wird der Wafer zersägt, um die ICs in individuelle Chips zu trennen. Die Chips werden dann gekapselt, was zu einem Endprodukt führt, das beispielsweise in Verbraucherprodukten wie etwa Computersystemen, Mobiltelefonen, PDAs (Personal Digital Assistant) und anderen Elektronikprodukten verwendet wird. Die elektrisch durchschmelzbaren Fuses werden ausgebildet, ohne daß der Einsatz eines Photolithographieschritts zum Erzeugen einer Hartmaske für die nachfolgende Mikrohohlraumätzung erforderlich ist. Bei einer Ausführungsform wird die Öffnung in der Hartmaske durch Abtragen oder Polieren durch die Hartmaskenschicht unter Verwendung eines relativ kurzen CMP-(chemisch-mechanisches Polieren)-Schritts erreicht.

Die Erfindung nutzt die intrinsische Tendenz des CMP-Prozesses, isolierte hohe Stellen auf der Substratoberfläche anzugreifen, um das Ausrichtungsproblem zu lösen, d.h. die Ausrichtung der Hartmaskenöffnung auf den darunterliegenden Fuseabschnitt. Es ist vorteilhafterweise erkannt worden, daß, da die hohen Stellen oder Vorsprünge über dem Fuseabschnitt durch Verwendung der Abscheidung einer konformen dielektrischen Schicht ausgebildet werden, der CMP-Prozeß die abgetragene Stelle, d.h. die Öffnung in der Nähe der hohen Stelle, automatisch auf den darunterliegenden Fuseabschnitt ausrichtet. Nachdem die Öffnung hergestellt ist, kann eine nachfolgende Mikrohohlraumätzung verwendet werden, um den Mikrohohlraum für die Fuse herzustellen.

Die Merkmale und Vorteile der Erfindung lassen sich unter Bezugnahme auf die Figuren, die folgen, besser verstehen. Die 3, 4, 5 und 6 veranschaulichen gemäß einem Aspekt der vorliegenden Erfindung die verbesserte Technik zum Ausbilden elektrisch durchschmelzbarer Fuses. Wie in den 1 und 2 ist wieder ein Fuseabschnitt 102 über dem Substrat 104 in 3 angeordnet gezeigt. Wie bereits erwähnt umfaßt der Fuseabschnitt 102 bevorzugt einen Leiter, der aus einem entsprechenden Fusematerial wie etwa Polysilizium oder Metall ausgebildet ist. Polysilizium wird bei einigen Anwendungen als das Fusematerial bevorzugt, da es ein größeres thermisches Budget bieten kann. Bei einer Ausführungsform kann der Fuseabschnitt 102 verwendet werden, die Gatestrukturen von Transistoren zu schützen, und kann deshalb aus den gleichen Schichten ausgebildet sein, die zum Ausbilden der Gateelektroden von Transistoren verwendet werden. Bei einigen dieser Anwendungen kann eine Schicht aus Wolframsilizid oder Titansilizid die Schicht aus Fusematerial bedecken. Ein Siliziumnitridliner kann vorgesehen sein, um den Fuseabschnitt 102 zu verkapseln und vor dem Angriff in der folgenden Mikrohohlraumätzung zu schützen. Bei einer beispielhaften Anwendung kann die Fusestruktur etwa 500–600 Nanometer (5000–6000 Angstrom) dick sein.

Über dem Fuseabschnitt 102 und dem Substrat 104 ist eine erste dielektrische Schicht 302 konform abgeschieden. Bei einer beispielhaften Anwendung kann die erste dielektrische Schicht 302 etwa 800–900 Nanomater (8000–9000 Angstrom) dick sein. Die erste dielektrische Schicht 302 kann aus einem beliebigen geeigneten dielektrischen Material ausgebildet sein, das konform über dem Fuseabschnitt 102 und Substrat 104 abgeschieden werden kann. Bei einer Ausführungsform stellt die erste dielektrische Schicht 302 eine Schicht aus Borphosphorsilikat-(BPSG)-Glas dar. Die erste dielektrische Schicht 302 kann auch eine Schicht aus Phosphordotiertem Silikatglas (PSG) oder Phosphor-dotiertem hochdichtem Oxid (PHDP-Oxid) sein. Bei der ersten dielektrischen Schicht 302 kann es sich tatsächlich um eine beliebige dotierte Oxidschicht oder eine beliebige Art geeigneten konformen dielektrischen Materials handeln. Bei einer besonders vorteilhaften Ausführungsform stellt die erste dielektrische Schicht eine durch einen herkömmlichen HDPD-(High Density Plasma Deposition)-Prozeß abgeschiedene Schicht aus Glas dar. Wie der Ausdruck hier verwendet wird, bezieht sich HDPD auf die Abscheidung von Material in einer Niederdruckplasma-CVD-Kammer, die zum gleichzeitigen Abscheiden und Sputtern nicht nur eine Quellenleistung, sondern auch eine Biasleistung verwendet. Der HDP-Film bedeckt konform den Fuseabschnitt 102, während kleinere, eng beabstandetere Strukturmerkmale auf dem IC im wesentlichen planarisiert werden.

Über der ersten dielektrischen Schicht 302 wird eine zweite dielektrische Schicht 304 abgeschieden. Die Dicke der zweiten dielektrischen Schicht reicht aus, um als eine Ätzmaske für das spätere Ätzen zu dienen, das einen Mikrohohlraum innerhalb der ersten dielektrischen Schicht 302 bildet. Die Dicke der zweiten dielektrischen Schicht 304 kann etwa 100 Nanometer (1000 Angstrom) betragen. Die zweite dielektrische Schicht 304 besteht aus einem Material, zu dem die erste dielektrische Schicht selektiv geätzt werden kann. Das heißt, das Ätzen entfernt effektiv die erste dielektrische Schicht, ohne die zweite dielektrische Schicht zu entfernen. Bei einer Ausführungsform besteht die zweite dielektrische Schicht 304 aus Siliziumnitrid. Es kann auch anderes geeignetes dielektrisches Material verwendet werden, zu dem die erste dielektrische Schicht selektiv geätzt werden kann.

Veranschaulichend wird die zweite dielektrische Schicht konform über der ersten dielektrischen Schicht abgeschieden. Als solches wird die Topographie der darunterliegenden Schicht in der abgeschiedenen Schicht widergespiegelt, was zu einem Vorsprung auf der Oberfläche des Substrats führt. Wegen des darunterliegenden Fuseabschnitts wird der Vorsprung direkt über dem Fuseabschnitt 102 ausgebildet, wie in 3 gezeigt. Es eignet sich auch eine nicht-konform abgeschiedene zweite dielektrische Schicht. Wenn eine nicht-konforme Schicht abgeschieden wird, spiegelt sich die Topographie der darunterliegenden Schicht nicht darin wider.

In 4 wird zum Polieren oder Abtragen des Vorsprungs über dem Fuseabschnitt 102, um die zweite dielektrische Schicht 304 zu durchbrechen und einen Abschnitt der ersten dielektrischen Schicht 302 dem nachfolgenden Mikrohohlraumätzen zu exponieren, ein chemisch-mechanischer Polierschritt (CMP) verwendet. Die Öffnung in der zweiten dielektrischen Schicht 304 ist in 4 als Öffnung 408 gezeigt. Die Erfindung verwendet bei einer Ausführungsform die erste dielektrische Schicht 302 als eine CMP-Stoppschicht. Mit anderen Worten stoppt der CMP-Prozeß, sobald die darunterliegende erste dielektrische Schicht 302 exponiert ist, oder kurz danach. Im allgemeinen kann der CMP-Schritt relativ kurz sein, was den Durchsatz im allgemeinen verbessert, z.B. etwa 10–60 Sekunden in einigen Fällen. Wie der Fachmann versteht, wird der CMP-Schritt auf nicht-naheliegende Weise bei der Ausbildung der Hartmaske verwendet, mit der danach der Mikrohohlraum in der ersten dielektrischen Schicht 302 geätzt wird. Bei Ausführungsformen, die eine nicht-konforme zweite dielektrische Schicht verwenden, kann die CMP-Zeit verlängert sein, da möglicherweise mehr Material entfernt werden muß, bevor die darunterliegende erste dielektrische Schicht exponiert wird.

In 5 ist ein Mikrohohlraum durch die Öffnung 408 in der Hartmaske/zweiten dielektrischen Schicht 304 in die erste dielektrische Schicht 302 geätzt worden. Der Mikrohohlraumätzschritt ist bevorzugt so ausgelegt, daß er die zweite dielektrische Schicht 304 und den Fuseabschnitt 102 nicht unnötig angreift. Da die zweite dielektrische Schicht 304 und der den Fuseabschnitt 102 verkapselnde Schutzliner bei einer Ausführungsform aus einem Siliziumnitridmaterial hergestellt sind, verwendet die Mikrohohlraumätzung bevorzugt ein Ätzmittel, das Siliziumnitrid nicht unnötig angreift. Bei einer Ausführungsform funktioniert eine (z.B. isotrope) HF-Naßätzung gut für eine erste dielektrische BPSG-Schicht 302. Das isotrope Ätzen ist jedoch keine Anforderung, und das Ätzen kann auf eine etwa anisotrope Weise durchgeführt werden, solange dieses Ätzen zu einem Mikrohohlraum führt, der später abgedichtet werden kann.

In 6 ist eine dritte dielektrische Schicht 606 über der zweiten dielektrischen Schicht 304 abgeschieden. Die dritte dielektrische Schicht 606 kann beispielsweise eine LPCVD-(Low Pressure Chemical Vapor Deposition)-Oxidschicht oder LPCVD-TEOS darstellen. Die dritte dielektrische Schicht 606 stellt eine dielektrische Plugschicht dar, deren Abscheidungsprozeß so konfiguriert ist, daß die Öffnung 408 in der zweiten dielektrischen Schicht 304 abgedichtet wird, ohne den Mikrohohlraum 502 mit dielektrischem Material zu füllen, wodurch der Mikrohohlraum 502 gegenüber dem Rest der integrierten Schaltung verschlossen wird. Wenn der Fuseabschnitt 102 durchgeschmolzen wird, wird etwaiges Teilchenmaterial, das entsteht, vorteilhafterweise innerhalb des Mikrohohlraums 502 gehalten, wodurch Teilchenkontaminationsprobleme während des Fusesetzprozesses auf ein Minimum reduziert oder im wesentlichen eliminiert werden.

7 veranschaulicht gemäß einer Ausführungsform der Erfindung die bei der Ausbildung einer typischen elektrisch durchschmelzbaren Fuse verwendeten Schritte. Im Schritt 702 wird ein Substrat bereitgestellt. Wie erwähnt kann das Substrat ein Siliziumsubstrat darstellen, auf dem bereits Bauelemente ausgebildet worden sind. Im Schritt 704 wird ein Fuseabschnitt, zum Beispiel ein aus einem Fusematerial ausgebildeter Leiter, ausgebildet. In den Schritten 706 und 708 werden die erste und zweite dielektrische Schicht konform abgeschieden. Im Schritt 710 wird ein CMP-Schritt verwendet, um durch die zweite dielektrische Schicht an der vorstehenden Stelle zu polieren, um einen Abschnitt der darunterliegenden ersten dielektrischen Schicht zu exponieren. Im Schritt 712 wird ein Mikrohohlraumätzschritt verwendet, um einen Mikrohohlraum in der ersten dielektrischen Schicht durch die Öffnung in der Hartmaske/zweiten dielektrischen Schicht zu ätzen, während die Hartmaske und der Fuseabschnitt im wesentlichen ungeätzt bleiben. Im Schritt 714 wird eine eine Plugschicht darstellende dritte dielektrische Schicht abgeschieden, um die Öffnung in der Hartmaske/zweiten dielektrischen Schicht zu verschließen, wodurch der Mikrohohlraum gegenüber der Außenseite abgedichtet wird.

Wie sich aus dem oben Gesagten versteht, wurde der im Stand der Technik zum Ausbilden einer Hartmaske aus der zweiten dielektrischen Schicht 304 verwendete Photolithographieschritt eliminiert. Dementsprechend sind vorteilhafterweise auch die mit dem Photolithographieschritt assoziierten hohen Kosten und Ausrichtungsprobleme eliminiert. Auf nicht-naheliegende Weise verwendet die vorliegende Erfindung ein chemisch-mechanisches Polieren (CMP) als eine Maskenausbildungstechnik. Die Verwendung von CMP als eine Maskenausbildungstechnik ist nicht-naheliegend, da CMP in der Regel als ein Planarisierungsschritt betrachtet wird, das heißt, nicht als ein Schritt zum Ausbilden selektiver ausgerichteter Öffnungen in einer Schicht. Zudem wäre es nicht-naheliegend, CMP zum Ausbilden einer Hartmaske zu verwenden, da CMP im allgemeinen von Prozeßingenieuren nicht begünstigt wird, da die CMP-Materialentfernungstiefe sich im allgemeinen schwierig steuern läßt und auf dem Substrat Kratzer entstehen können, wenn der CMP-Prozeß nicht sorgfältig ausgelegt ist. Die Verwendung eines CMP-Schritts ist auch nicht-naheliegend, da CMP im allgemeinen Teilchenmaterie (in Form einer Aufschlämmung) erzeugt, was nachfolgende Reinigungsschritte erfordert und von Prozeßingenieuren deshalb im allgemeinen nicht erwünscht ist. Zudem weisen die meisten Herstellungsanlagen keine CMP-Werkzeuge auf. Dementsprechend würden die meisten Prozeßingenieure CMP nicht als einen Prozeß zum Herstellen einer Hartmaske ansehen.

Zudem nutzt die Erfindung die intrinsische Natur des CMP-Prozesses zum Angreifen hoher Stellen oder Vorsprünge auf der Substratoberfläche, um die Öffnung der Hartmaske automatisch auf den darunterliegenden Fuseabschnitt auszurichten. Deshalb wird der Mikrohohlraum 502 in einem nachfolgenden Mikrohohlraumätzschritt korrekt über den Fuseabschnitt 102 positioniert.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung kann der CMP-Schritt unter Verwendung eines weichen Kissens durchgeführt werden, d.h. eines Kissens, das sich lokal an die darunterliegende Topographie "anpassen" kann, um sicherzustellen, daß der CMP-Schritt nur die Vorsprünge oder hohen Stellen über den Fuseabschnitten entfernt, ohne daß das dielektrische Material versehentlich von anderen erhöhten Abschnitten der integrierten Schaltung entfernt wird. Alternativ oder zusätzlich können ergänzende Designregeln spezifiziert werden, um das unbeabsichtigte Entfernen des dielektrischen Materials von anderen erhöhten Abschnitten der integrierten Schaltung zu verhindern. Um einen Schutz von erhöhten Bereichen sicherzustellen, wo CMP-Entfernen nicht gewünscht wird, können die elektrisch durchschmelzbaren Fuses von anderen Strukturen des IC weg positioniert sein. Alternativ oder zusätzlich können Scheinstrukturen um Strukturen herum angeordnet werden, die gegenüber CMP geschützt werden müssen. Diese zusätzlichen Scheinstrukturen bilden erhöhte Plateaus anstelle isolierter erhöhter Vorsprünge oder hoher Stellen, die im allgemeinen einfacher durch den CMP-Prozeß angegriffen werden.

Wenngleich die vorliegende Erfindung im Hinblick auf mehrere bevorzugte Ausführungsformen beschrieben worden ist, gibt es Abänderungen, Permutationen und Äquivalente, die in den Schutzbereich der vorliegenden Erfindung fallen. Beispielhaft beziehen sich die Offenbarungen hauptsächlich auf DRAMS, doch können die gemäß den hier offenbarten Techniken ausgebildeten Fuses in einer beliebigen Fuseanwendung auf einer beliebigen Art von IC eingesetzt werden, z.B. um empfindliche Komponenten zu schützen und/oder Binärwerte bereitzustellen.


Anspruch[de]
Verfahren zum Herstellen einer elektrisch durchschmelzbaren Fuse auf einem Halbleitersubstrat (104), umfassend:

Ausbilden eines Fuseabschnitts (102) auf dem Halbleitersubstrat (104), wobei der Fuseabschnitt (102) so konfiguriert ist, daß er im wesentlichen nichtleitend wird, wenn ein einen vorbestimmten Strompegel übersteigender Strom durch den Fuseabschnitt (102) fließt;

Abscheiden einer im wesentlichen konformen ersten Schicht (302) aus dielektrischem Material über dem Fuseabschnitt (102);

Abscheiden einer zweiten Schicht (304) aus dielektrischem Material über der ersten Schicht (302), wobei die zweite Schicht (304) ein Material umfaßt, zu dem die erste Schicht (302) selektiv geätzt werden kann, wodurch die erste Schicht (302) und die zweite Schicht (304) einen Vorsprung aus dielektrischem Material über dem Fuseabschnitt (102) ausbilden;

Durchführen eines chemisch-mechanischen Polierens auf dem Vorsprung zum Ausbilden einer Öffnung (408) durch die zweite Schicht (304);

Ätzen eines Abschnitts der ersten Schicht auf im wesentlichen isotrope Weise durch die Öffnung (408) zum Ausbilden eines Mikrohohlraums um den Fuseabschnitt (102), wobei das Ätzen im wesentlichen selektiv zu der zweiten Schicht (304) und dem Fuseabschnitt (102) erfolgt; und

Abscheiden einer im wesentlichen konformen dritten Schicht (606) aus dielektrischem Material über der zweiten Schicht (304), wodurch die Öffnung (408) in der zweiten Schicht (304) geschlossen wird.
Verfahren nach Anspruch 1, wobei der Fuseabschnitt (102) einen Polysiliziumleiter enthält. Verfahren nach Anspruch 1, wobei der Fuseabschnitt (102) einen metallischen Leiter enthält. Verfahren nach Anspruch 1, wobei die erste Schicht (302) eine Siliziumoxidschicht darstellt und die zweite Schicht (304) eine Siliziumnitridschicht darstellt. Verfahren nach Anspruch 1, wobei die erste Schicht (302) eine dotierte Oxidschicht darstellt, die zweite Schicht (304) eine Siliziumnitridschicht darstellt. Verfahren nach Anspruch 1, wobei die erste Schicht (302) eine Schicht aus Phosphordotiertem Silikatglas (PSG) darstellt, die zweite Schicht (304) eine Siliziumnitridschicht darstellt. Verfahren nach Anspruch 1, wobei die erste Schicht (302) eine Borphosphorsilikatglas-(BPSG)-Schicht darstellt, die zweite Schicht (304) eine Siliziumnitridschicht darstellt. Verfahren nach Anspruch 7, wobei die erste Schicht (302) durch einen HDPCVD-(High Density Plasma Chemical Vapor Deposition)-Prozeß abgeschieden wird. Verfahren nach Anspruch 8, wobei das Durchführen eines chemisch-mechanischen Polierens ein weiches Kissen verwendet. Verfahren nach Anspruch 1, wobei der Fuseabschnitt (102) einen mit einem Siliziumnitridliner bedeckten Polysiliziumleiter enthält. Verfahren nach Anspruch 1, wobei das Halbleitersubstrat (104) ein zum Herstellen von DRAM-(Dynamic Random Access Memory – dynamischer Direktzugriffsspeicher)-Schaltungen verwendetes Substrat darstellt. Verfahren nach Anspruch 1, wobei die zweite Schicht (304) aus dielektrischem Material konform über der ersten Schicht (302) abgeschieden wird.






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